基于FPGA的線(xiàn)陣CCD驅動(dòng)時(shí)序及 模擬信號處理的設計

4．2 AD9826時(shí)序設計及仿真
通過(guò)對AD9826單通道CDS采樣時(shí)序分析，結合TCDl501D輸出信號的特點(diǎn)，設計出正確合理的CDS驅動(dòng)時(shí)序是保證該器件正常工作的基礎。充分利用硬件編程語(yǔ)言(VHDL)的優(yōu)點(diǎn)，產(chǎn)生各項時(shí)序。依據TCDl501D輸出信號OS的時(shí)序要求及AD9826對CDS的要求，可設定各脈沖的參數為：主時(shí)鐘為100 MHz，CDSCLK1=CDSCLK2=10 MHz，占空比為l：4，兩次采樣間隔為40 ns，均為下降沿采樣；AD―CCLK=10MHz，占空比為1：l，低電平有效。編譯后通過(guò)波形仿真的結果如圖5所示，其中12．211 ns線(xiàn)為基準，+100．62ns線(xiàn)為相對基準線(xiàn)的偏移量，可知CDSCLKl周期為100 ns，滿(mǎn)足器件手冊中所規定的要求。

5 結語(yǔ)
通過(guò)對TCDl50lD輸出圖像信號特征的簡(jiǎn)要分析，分別闡述了內、外2種除噪方法，并給出了相應的時(shí)序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅動(dòng)時(shí)序及AD9826的采樣時(shí)序進(jìn)行了設計及結果仿真，使CCD的驅動(dòng)變得簡(jiǎn)單且易于處理，這是傳統邏輯電路無(wú)法比擬的，對其他CCD時(shí)序驅動(dòng)及后續處理提供了一定的參考價(jià)值。