基于TCA785和FPGA的觸發(fā)器設計

設計輸入包括使用硬件描述語(yǔ)言HDL、狀態(tài)圖與原理圖輸入三種方式。HDL設計方式是現今設計大規模數字集成電路的良好形式，HDL語(yǔ)言描述在狀態(tài)機、控制邏輯、總線(xiàn)功能方面較強，使其描述的電路能在特定綜合器的作用下較好地實(shí)現具體硬件單元；而原理圖輸入在頂層設計、數據通路邏輯、手工最優(yōu)化電路等方面具有圖形化強、單元節儉、功能明確等特點(diǎn)。常用方式是以HDL語(yǔ)言為主、原理圖為輔進(jìn)行混合設計，以發(fā)揮二者各自特色。

(2)功能仿真

使用設計軟件包對己實(shí)現的設計進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對邏輯功能進(jìn)行測試模擬，以了解其實(shí)現的功能是否滿(mǎn)足原設計的要求。仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性。

(3)綜合

針對給定的電路實(shí)現功能和實(shí)現此電路的約束條件，如速度、功耗、成本及電路類(lèi)型等，通過(guò)計算機進(jìn)行優(yōu)化處理，獲得一個(gè)能滿(mǎn)足上述要求的電路設計方案。綜合的結果則是一個(gè)硬件電路的實(shí)現方案。該方案必須同時(shí)滿(mǎn)足預期的功能和約束條件。對于綜合來(lái)說(shuō)，滿(mǎn)足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結果。因此，綜合的過(guò)程也就是設計目標的優(yōu)化過(guò)程，最后獲得的結構與綜合器的工作性能有關(guān)。

(4)布局與布線(xiàn)

從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內部的物理位置，通?；谀撤N先進(jìn)的算法完成；布線(xiàn)是指利用自動(dòng)布線(xiàn)軟件使用布線(xiàn)資源選擇路徑試著(zhù)完成所有的邏輯連接。因為最新的設計實(shí)現工具是時(shí)序驅動(dòng)的，因此可以使用約束條件操作布線(xiàn)軟件，完成設計規定的性能要求。在布局布線(xiàn)過(guò)程中，可同時(shí)提取時(shí)序信息形成報告。

(5)時(shí)序仿真

在布局布線(xiàn)后，提取有關(guān)的器件延遲、連線(xiàn)延時(shí)等時(shí)序參數，并在此基礎上進(jìn)行的仿真稱(chēng)為后仿真，它是接近真實(shí)器件運行的仿真。

(6)下載驗證

下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。FPGA設計有兩種配置形式：直接由計算機經(jīng)過(guò)專(zhuān)用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。FPGA具有掉電信息丟失的性質(zhì)，因此可以先將文件下載到緩存中，然后再將其燒錄到配置芯片中，將文件下載到FPGA器件內部后進(jìn)行實(shí)際器件的物理測試即為電路驗證，當得到正確的驗證結果后就證明了設計的正確性。

2.3 數字化雙脈沖觸發(fā)電路設計

要求實(shí)現一個(gè)相位隨著(zhù)參考電壓移動(dòng)的雙脈沖信號：當參考電壓在3.3V和8.7V之間變化時(shí)，雙脈沖信號的相位隨著(zhù)參考電壓的變化而變化。

本文選用Libero IDE v6.2軟件進(jìn)行程序輸入和仿真，設計電路。主要設計步驟如下：

(1)前仿真

這一步對描述的電路進(jìn)行仿真。首先，用WaveFormer Lite為這個(gè)設計產(chǎn)生一個(gè)激勵，然后調用這個(gè)激勵文件進(jìn)行仿真。其輸入波形如圖5所示。

選擇Simulate>Run>Run All進(jìn)行仿真，選擇Wave窗口的大小及最小單位，選擇最佳的觀(guān)察波形，其仿真波形如圖6所示。

(2)反饋仿真

由于后仿真軟件不支持延時(shí)系統，即不支持程序中的transport語(yǔ)句，這也是該程序不夠完善的地方。在正常情況下，后仿真基本不可能錯誤，對此，進(jìn)行兩種設計方法的嘗試：