動(dòng)態(tài)重構兩種模式的分析與對比

1、引言

隨著(zhù)數字邏輯系統功能的復雜化，單片系統的芯片正朝著(zhù)超大規模、高密度的方向發(fā)展。然而，隨著(zhù)數字邏輯系統規模的擴大，在相同速度的條件下，在一定的時(shí)間區間，由于從時(shí)間軸上來(lái)看，系統中的各個(gè)功能模塊并不是任何時(shí)刻都在激活或工作，所以其功能模塊的平均使用率將下降。也就是說(shuō)，隨著(zhù)系統規模的擴大，單片電路的資源利用率反而下降。因此，系統設計能不能從傳統的追求大規模、高密度的方向，轉向如何提高資源利用率上來(lái)呢？

FPGA動(dòng)態(tài)重構技術(shù)正適應了這種要求，用有限的資源去實(shí)現更大規模的邏輯設計，大大提高了資源利用率。但它決不僅僅是一種新型功能電路的應用，其涉及數字系統設計方法、設計思想的變革，可以使數字系統單片化的設計從追求邏輯規模轉向追求邏輯的分時(shí)復用；從專(zhuān)用的固定功能邏輯系統轉向功能可自適應進(jìn)化的邏輯系統。動(dòng)態(tài)重構技術(shù)是未來(lái)FPGA研究和使用方向。

2、基本理論

嚴格來(lái)講，系統重構的概念可分為靜態(tài)系統重構和動(dòng)態(tài)系統重構。靜態(tài)系統重構是指目標系統的邏輯功能靜態(tài)重載，即在系統空閑期間通過(guò)各種方式進(jìn)行在線(xiàn)編程，而不是在其他部分動(dòng)態(tài)運行時(shí)重載。

動(dòng)態(tài)系統重構是指在系統實(shí)時(shí)運行當中對FPGA的邏輯功能實(shí)時(shí)地進(jìn)行動(dòng)態(tài)配置，能夠只對其內部需要修改的邏輯單元進(jìn)行重新配置，而不影響沒(méi)有被修改的邏輯單元的正常工作。動(dòng)態(tài)重構特征引出了一種新的設計思想[3]：即用有限的硬件邏輯資源來(lái)實(shí)現大規模系統時(shí)序功能；將傳統的空間分布的硬件邏輯，分為器件外部特征不變，而內部邏輯在時(shí)間上交替變換的硬件邏輯，并共同在時(shí)間空間上構成系統整體邏輯功能。

當器件的同一個(gè)區域需要載入不同的設計功能并且又不需要重新配置整個(gè)電路也不影響其他電路的運行時(shí)就需要部分動(dòng)態(tài)重構。這樣既可以降低電路能量消耗又可以提高板子利用率、加快下載速度。

可重構系統的歷史很短，目前還處于研究、驗證階段，但已經(jīng)被應用到了很多方面，如軍事目標匹配[4，5] 、集成電路計算機輔助設計[6]等?？芍貥嬒到y研究的關(guān)鍵之處在于硬件方面即FPGA，有代表性的主要有MI芯片[7]、SIDSA FIPSOC結構[8]、MIT的DPGA[9]和Virtex系列，目前使用較多的是Xilinx 公司推出的Virtex系列。

Virtex器件的有效部分重構可以使用Select映射模式或者Boundary Scan（JTAG）模式下載。不需要重新配置器件也不需要下載完整的配置，新的數據只需下載到器件的可重構部分。對于目前的FPGA器件來(lái)說(shuō)，數據是以column為基礎下載，最小的可下載單元是一幀（frame）的配置比特流，它根據目標器件的不同而有不同的大小。

FPGA的動(dòng)態(tài)可重構有兩種不同的方式：基于模塊（Module-based）的部分動(dòng)態(tài)可重構和基于差異（Difference-based）的部分動(dòng)態(tài)可重構?；谀K的部分動(dòng)態(tài)可重構將設計分解成模塊，對一個(gè)設計來(lái)說(shuō)，每個(gè)模塊都是完全獨立的。如果模塊之間需要交流通信，就需要一種特殊的總線(xiàn)宏，它允許信號穿過(guò)部分可重構的邊界?？偩€(xiàn)宏為設計的內部通信提供了一個(gè)固定的總線(xiàn)。每次實(shí)現部分可重構時(shí)，總線(xiàn)宏就用來(lái)確保模塊間布線(xiàn)通道沒(méi)有改變，保證正確的連接。而基于差異的部分可重構只是比較部分重構前后的電路差別，產(chǎn)生一個(gè)只包含重構前后設計差別的比特流。

3、基于模塊的部分可重構

部分可重構定義了一些特殊的區域，這些區域可以在器件的其他部分還在運行的情況下進(jìn)行重構，這些特殊區域稱(chēng)作可重構區域?；谀K的部分可重構就是將電路功能劃分成一個(gè)個(gè)的模塊，這些模塊包括可重構模塊（可以實(shí)現重構的特殊區域）和固定模塊（功能不變不能實(shí)現重構的區域）。其中可重構模塊是重構技術(shù)的關(guān)鍵，具有以下特性：

重構模塊的高度是整個(gè)器件的高度。

重構模塊的寬度最小可以是四個(gè)slice最大可以到整個(gè)器件的寬度，但必須以四的整數倍個(gè)slice增加。

重構模塊放置的水平坐標必須是四的整數倍個(gè)slice的邊界，例如：左邊邊界可以放置在x=0,4,8,……

可重構模塊和其他模塊之間的通信（包括可重構模塊和普通固定模塊之間、可重構模塊和 可重構模塊之間）都是通過(guò)使用特殊的總線(xiàn)宏，如圖1。

圖1 總線(xiàn)宏用作模塊內部通信

重構模塊寬度范圍內包括的所有邏輯資源都被看作是可重構模塊的一部分，包括slice、TBUF、RAM塊、乘法器、IOB和布線(xiàn)資源。

時(shí)鐘邏輯和可重構模塊是相互分離的，時(shí)鐘和比特流是相互獨立的。

可重構模塊上部和下部的IOB是可重構模塊資源的一部分。

如果一個(gè)可重構模塊貫穿了整個(gè)板子的左部和右部，那么每一邊的IOB都是可重構模塊資源的一部分。

為了降低設計難度，要盡量減少可重構模塊的個(gè)數（理想狀況下，如果可能的話(huà)，最好只有一個(gè)可重構模塊）。

可重構模塊的邊界不能改變。任何一個(gè)可重構模塊的位置、所占據的區域都是固定的。

為了保證重構的時(shí)候實(shí)現合適的操作，需要外在的握手邏輯。

在可重構過(guò)程之前和之后，要保存可重構模塊內的存儲元素的狀態(tài)。

如圖2所示，是一個(gè)具有兩個(gè)部分可重構模塊的設計，各模塊間都是通過(guò)總線(xiàn)宏來(lái)通信。通過(guò)合理的時(shí)序控制，實(shí)現在其他電路還在運行時(shí)的動(dòng)態(tài)配置重構模塊，實(shí)現硬件復用。從而用更少的硬件資源去實(shí)現更大的系統功能，提高資源利用率。同時(shí)，可重構模塊比整個(gè)系統小很多，下載速度也得到大大提高。