20×18位符號定點(diǎn)乘法器的FPGA實(shí)現

1．1 Booth編碼與部分積的設計
在此采用的是基4-Booth編碼方式。在補碼表示的二進(jìn)制數據中，擴展其最高位，并無(wú)影響。乘數A位寬為N，若N為奇數將A作符號擴展為A'，使其位寬為偶數。設定：經(jīng)過(guò)處理以后，乘數A'寬度為H，H為偶數且不得小于N。則乘數A'可表示為：

其值如表1所示：

可以看到：基4布思編碼一次考慮了3位：本位、相鄰高位、相鄰低位；處理了2位，確定運算量0，1B，2B，形成(H／2)項編碼項、乘積項。對于2B的實(shí)現，只需要將B左移1位。因此，不管從那方面來(lái)說(shuō)，基4算法方便又快捷。而基2算法1次只考慮2位、處理1位，形成N項編碼項、乘積項，只是方便而已。SMIC提供的O．18 vm標準單元庫中，布思編碼邏輯表達式為：

以M2指示相鄰高位，以M1指示本位，以M0指示相鄰低位。S為0時(shí)正，為1時(shí)負；A為0時(shí)操作數為0，為1時(shí)操作數為B；X2為O時(shí)操作數為0，為1時(shí)操作數為28。對于0，B，2B都比較好實(shí)現，2B=(B1)；對于(-2B)實(shí)現如下：一2B=2×(-B)=[～(B1)]+1在硬件實(shí)現中，相鄰部分積之間的權相差4，也就是部分積之間錯開(kāi)兩位，把加1拿出來(lái)；對于所有As為1時(shí)，把所有的加1拿出來(lái)單獨做部分積，這樣可以省去多個(gè)加法器，節省器件。對與一個(gè)18 b的乘數，可以產(chǎn)生9個(gè)部分積，改進(jìn)此Booth編碼，再加上一個(gè)補1的數，一共產(chǎn)生10個(gè)加數。
1．2 4-2壓縮邏輯實(shí)現
4-2壓縮原理圖如圖2所示。它有5個(gè)輸入端：A，B，C，D，ICI；三個(gè)輸出端：S，CO，ICO。將5-3編碼器并成1行，即為5-3計數行；若將相鄰低位之ICO接入本位之ICI，則成為4-2壓縮器。這樣可以減少2個(gè)操作數。5-3計數器代數運算式如下：
S+CO×2+ICO×2=A+B+C+D+ICI
即：I0，I1，I2，I3，Ci，D權值為1；C，C0權值為2。