基于FPGA的脈沖壓縮仿真與實(shí)現

圖3中N為該模塊的濾波器階數，那么DALUT有2N個(gè)存儲單元，如果濾波器抽頭數過(guò)多，查找表規模隨抽頭數的增加成指數遞增。因此實(shí)現高階濾波器時(shí)，要分割查找表。因為卷積運算是線(xiàn)性的，所以在將每個(gè)子表的輸出相加可得到總輸出。邏輯設計是基于A(yíng)ltera公司的Stratix系列FPGA為平臺，在OuartusII軟件中利用VHDL語(yǔ)言和原理圖進(jìn)行邏輯設計。
3．2 5階FIR濾波器設計
Stratix器件的LPM_ROM模塊最少有32(25)個(gè)存儲單元，所以設定濾波器模塊階數N=5。5階濾波器模塊設計如圖4所示，其中lpm_dff0為12位鎖存器，5個(gè)鎖存器對輸入數據進(jìn)行移位寄存，firda5為分布式算法模塊，DATAS[11：0]輸出引腳是濾波器模塊最后一個(gè)鎖存器輸出，作為濾波器模塊級聯(lián)時(shí)不同濾波器模塊之間的數據移位。

分布式算法模塊firda5實(shí)現數據的并串轉換、DALUT查表、加權累加。設計中采用狀態(tài)機實(shí)現分布式算法的狀態(tài)轉移，這樣簡(jiǎn)化計算過(guò)程，在實(shí)現算法時(shí)發(fā)揮關(guān)鍵作用。根據分布式算法的狀態(tài)轉移關(guān)系，每輸入一個(gè)數據，在下一個(gè)數據輸入之前，需要在狀態(tài)s1停留12位數據寬度的時(shí)鐘時(shí)間和2個(gè)寄存的時(shí)鐘時(shí)間(在QuartusII軟件中，器件選用Stratix系列，利用LPM_ROM模塊，地址輸入是寄存輸入，數據輸出也包含寄存器)以及一個(gè)數據輸出時(shí)鐘時(shí)間：所以系統時(shí)鐘必須為數據時(shí)鐘的16倍，圖中div 16實(shí)現16分頻。
3．3 50階匹配濾波器設計
由于匹配濾波器就是有限脈沖響應(FIR)濾波器，具有線(xiàn)性特性，所以通過(guò)低階濾波器的直接級聯(lián)相加就可以實(shí)現高階濾波器，前一個(gè)濾波器的移位數據DATAS[11：0]作為下一個(gè)濾波器模塊的信號輸入，每個(gè)濾波器模塊都根據圖4設計,只需要根據不同的系數更改DALUT表中的數據。50階匹配濾波器的邏輯設計如圖5所示。其中，Imatch50模塊為匹配濾波器復系數實(shí)部對應的50階濾波器，而Qmatch50模塊為匹配濾波器復系數虛部對應的50階濾波器。輸出信號包括16位I信號和16位O信號。