一種基于EPLD技術(shù)的抗干擾濾波器的實(shí)現

　1問(wèn)題的提出
　　在同步串行數據傳輸過(guò)程中，時(shí)鐘線(xiàn)上只要有一點(diǎn)小毛刺就會(huì )導致數據傳輸失誤，從而影響系統的正常工作。傳統的處理方法是在接收端并入一小電容來(lái)濾除毛刺，這種方法只能去除某一固定頻率下的干擾，而在實(shí)際工作中，干擾有可能由多種干擾源混合產(chǎn)生，其頻率可能是變化的。另外，若同步串行傳輸有多個(gè)接收端，則需要在每個(gè)接收線(xiàn)上都并上一電容，這樣，多個(gè)電容并聯(lián)在同一信號線(xiàn)上，勢必導致所需的信號失真。隨著(zhù)現代電子技術(shù)的發(fā)展，EPLD以其編程靈活方便而日益成為現代電子設計的重要手段之一。本文介紹了一種基于EPLD的數字濾波器，它可以抑制某些低頻線(xiàn)路上的干擾，利用此濾波器可以阻止某些頻帶的干擾信號通過(guò)，從而起到硬件抗干擾的作用。由于采用了EPLD技術(shù)，硬件編程方便、靈活，針對不同的干擾源的特性，可采取相應的措施來(lái)解決。
　　2解決方案
　　串行傳輸線(xiàn)在實(shí)際傳輸過(guò)程中容易竄入干擾，其形式一般為小毛刺或窄脈沖形式，可利用它與主信號的不同特性加以濾除。
　　2．1基本工作原理
　　消除干擾信號需兩路輸入信號：主信號和參考時(shí)鐘信號。參考時(shí)鐘信號經(jīng)過(guò)分頻、調整脈寬等處理，以此使主信號源產(chǎn)生所需的延時(shí)，再與其本身信號相比，從而濾去主信號源上的一些窄波干擾信號。濾波器的原理圖如圖1所示。器件可采用LATTICE公司的ispLSI1032E，參考時(shí)鐘信號可采用8M晶振。

　　2．2具體電路設計
　　編程軟件為L(cháng)ATTICE公司的ispEXPERTSystem，它是一套完整的數字系統設計軟件，設計輸入可采用原理圖輸入、硬件描述語(yǔ)言輸入、混合輸入等方式，并可對所設計的數字電路系統進(jìn)行功能仿真和時(shí)序仿真。
　　2．2．1分頻電路
　　分頻電路可根據各具體干擾源的脈沖寬度來(lái)確定。具體電路如圖2所示，CLK為8M晶振信號，經(jīng)整形后作為DQ觸發(fā)器的觸發(fā)信號，OUT1輸出二分頻后的4M方波信號，同時(shí)作為下一級觸發(fā)器的時(shí)鐘信號OUT2輸出四分頻后的2M方波信號，FW1輸出頻率為4M、脈寬為125ns的脈沖信號，FW2輸出頻率為2M、脈寬為250ns的脈沖信號，具體波形如圖3所示。由此類(lèi)推，繼續級連DQ觸發(fā)器即可輸出八分頻、十六分頻信號，脈寬也可視具體情況而作相應的改變，電路類(lèi)似FW1、FW2的產(chǎn)生電路。
　　由圖2，在ispEXPERT中經(jīng)仿真得出如圖3所示的波形。

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