安全芯片中密碼算法的多IP核集成方法

3 測試與仿真
本文采用軟件仿真與FPGA下載測試兩種手段，對2．2中的設計進(jìn)行了功能正確性驗證。圖2給出了該設計中IP_bridge在quartus II 5．0下的仿真波形圖。

在圖2中，FUNCCHOOSE為系統功能區的IP選擇參數輸入，INSTRUCT為IP控制指令。當IP選擇參數值為07H、06H、05H時(shí)，對應的選定IP為RSA、TDES、SHA1。以選定SHA1為例，當IP選擇參數為05H時(shí)，IP_bridge模塊重構asis_ramx為SHA1專(zhuān)用數據處理區，且此時(shí)SHA1控制指令shal_instruct_o被配置為當前IN-STRUCT值，完成對SHA1的接口配置；當IP選擇參數為 06H、07H時(shí)，IP_bridge置SHA1控制指令shal_in-struct_o為00H，使SHA1協(xié)處理器處于休眠狀態(tài)。對 IP_bridge仿真波形圖的分析表明，其邏輯功能正確。由于在初次FPGA下載測試時(shí)發(fā)現，允許IP_bridge對IP核進(jìn)行時(shí)鐘配置會(huì )導致協(xié)處理器功能不穩定，因而取消了IP_bridge的IP核時(shí)鐘配置功能。除此以外，其余部分均滿(mǎn)足本文2．1中的功能要求。
為進(jìn)一步驗證設計的正確性，本文選用Altera公司Cyclone II系列EP2C35F672C6器件，對其進(jìn)行了FPGA下載測試。在初次測試時(shí)發(fā)現，各IP核雖然可以完成功能調用，但執行結果不穩定，測試結果的最后5～10字節與標準測試對的結果不符。經(jīng)分析發(fā)現，導致IP核功能錯誤的原因為IP_bridge在對時(shí)鐘進(jìn)行配置時(shí)，會(huì )產(chǎn)生時(shí)鐘延遲。因此，取消了 IP_bridge的時(shí)鐘配置功能，在Qu-artus II 5．0下進(jìn)行編譯仿真與綜合下載，再次進(jìn)行FPGA下載測試。測試結果顯示，各IP核功能均正確無(wú)誤。采用選定器件，IP_bridge邏輯資源消耗為 200 LE，最大路徑延遲為16．838 ns。

結 語(yǔ)
本文在總結多IP核集成設計方法的基礎上，提出了一種IP橋接技術(shù)，用于實(shí)現多IP核集成；并以其為指導，基于一個(gè)8位SoC系統，具體實(shí)現了三個(gè)IP核集成。功能仿真與FPGA測試表明該技術(shù)具備實(shí)際可行性，且相比較于現有多IP核集成方法，IP橋接技術(shù)具備可有效提高片內資源利用率，降低系統功耗與開(kāi)發(fā)成本等優(yōu)勢；其缺點(diǎn)在于，當不同IP核的數據接口不一致時(shí)，IP_bridge的邏輯設計會(huì )比較復雜，且不能實(shí)現對IP核的變頻時(shí)鐘配置。初步分析表明，通過(guò)修改IP核的雙端口存儲區數據寫(xiě)入環(huán)節，延長(cháng)數據寫(xiě)入完成至done信號有效這一時(shí)間段，可解決這一問(wèn)題。方法的有效性檢測與具體實(shí)現，是筆者下一步工作的重點(diǎn)研究?jì)热荨?br />