基于802．16d的定時(shí)同步算法 改進(jìn)及FPGA實(shí)現

將接收端經(jīng)過(guò)下變頻的I路和Q路數據分為兩路送入模塊，I路比Q路數據應多延時(shí)一個(gè)時(shí)鐘周期，這是為了和Q路數據保持相同的時(shí)延，此后再進(jìn)入FIFO經(jīng)過(guò)64個(gè)時(shí)鐘周期的延時(shí)。Q路數據首先進(jìn)行取相反數運算。這是因為復數共軛運算相當于先取相反數再做復數乘法。把相減的結果送入FIFO進(jìn)行延時(shí)，并將送入系統的復數與做減法和延時(shí)64個(gè)時(shí)鐘周期的復數進(jìn)行復數乘法運算。由于兩路數據都是16位定點(diǎn)化整數，經(jīng)過(guò)運算后會(huì )成為33位，為了節省資源，可將所得結果的高5位和低12位截去，而這并不會(huì )影響運算的精度。經(jīng)過(guò)復數乘法運算的實(shí)部和虛部再分別經(jīng)過(guò)64個(gè)時(shí)鐘周期的FIFO延時(shí)，并將延時(shí)前后的數據做減法運算，然后對計算的結果做累加運算。累加器輸出的結果經(jīng)過(guò)取模模塊后，即可得到實(shí)部和虛部的絕對值，然后將兩部分結果相加，再將相加結果與門(mén)限值比較，超過(guò)門(mén)限則將標志位置高。但應注意門(mén)限值的選取會(huì )影響幀檢測的范圍，由于采用的是聯(lián)合檢測方法，應適當擴大門(mén)限范圍，本設計設定的門(mén)限值為峰值的1／4。
4．2 互相關(guān)模塊的FPGA實(shí)現
互相關(guān)模塊主要由匹配運算單元、取模器和加法器組成。改進(jìn)的算法只對輸入數據的符號位與本地序列的符號位進(jìn)行相關(guān)運算，并規定輸入符號為正取值為1，輸入符號為負取值為－1，接著(zhù)根據輸入數據的符號和本地序列的符號構成的16種輸入做全排列，將所有可能的相關(guān)運算值算好存放在運算模塊中，這樣就可以根據輸入數據的符號來(lái)選擇相關(guān)運算的結果。這等效于把復數相關(guān)運算簡(jiǎn)化為數據選擇器來(lái)實(shí)現。
圖4所示為互相關(guān)模塊的FPGA實(shí)現框圖，其中I、Q兩路數據進(jìn)入模塊后，可取出其最高位存入移位寄存器，然后與本地序列做匹配運算。匹配運算模塊由64個(gè)數據選擇器和126個(gè)加法器組成，加法運算采用6級流水線(xiàn)來(lái)實(shí)現，這樣，可使系統的運算速率更高。

4．3 仿真結果分析
系統中的各模塊可采用Verilog HDL語(yǔ)言設計，并可使用Xilinx公司集成設計環(huán)境ISE中的ModelSim SE 6．0來(lái)完成仿真，仿真結果如圖5所示。其中frame_re_dout和frame_im_dout為送入系統的實(shí)部和虛部數據，abs_out為延時(shí)自相關(guān)算法中取模相加的結果，frame_head為采用延時(shí)自相關(guān)算法使數據升高時(shí)得到的一個(gè)峰值平臺，top_flag為改進(jìn)自相關(guān)算法計算所得的峰值。圖中的自相關(guān)平臺內有5個(gè)峰值，這與MATLAB仿真結果相符。最后采用Xilinx公司VirtexⅡpro系列xc2vp30器件進(jìn)行實(shí)現?？偣策壿媶卧褂寐蕿?％，系統最高工作頻率為236．373 MHz 。

5 結束語(yǔ)
本文在研究基于802．16d的OFDM定時(shí)同步算法的基礎上提出了一種改進(jìn)的算法，并在FPGA上完成了其硬件電路設計。仿真結果表明該算法在保持了原算法優(yōu)秀性能的同時(shí)，可節省硬件資源，有利于把同步模塊和接收部分其他模塊集成在單芯片中。同時(shí)，該算法也可推廣到具有相似前導字結構的802．1 1a等協(xié)議中。