基于FPGA的高速數字相關(guān)器設計

　　3 仿真實(shí)驗及結論

　　在 MAX+PLUSII環(huán)境下，根據高速數字相關(guān)器的原理圖進(jìn)行設計，這里將時(shí)鐘端 gck設計為周期 10ns的時(shí)鐘。a[15..0]端為幀同步字設置端，將其設置為 1、0交替碼； b[15..0]端為碼元輸入端，輸入連續的信號，其輸入碼元的周期也為 10ns ；c[4..0]作為記錄信號，記錄連續的輸入碼元與幀同步字相同的個(gè)數。然后對原理圖進(jìn)行編譯、仿真，得到仿真波形如圖 3所示?？梢钥闯?，從連續的 16個(gè)碼元輸入到同步檢測輸出經(jīng)過(guò) 3個(gè)時(shí)鐘周期，輸出端 c[4..0]表示了連續的輸入碼元 b與幀同步字 a相同的個(gè)數，當 c[4..0]為 16時(shí)，表示 a和 b實(shí)現了同步。在對高速數字相關(guān)器進(jìn)行編譯、仿真成功后，對引腳進(jìn)行鎖定并將編程文件下載到 ALTERA公司 ACE1K系列芯片 EP1K30QC208進(jìn)行實(shí)驗驗證，實(shí)驗結果正確，表明設計是可行的。

　　4 結束語(yǔ)

　　數字相關(guān)器實(shí)現了數字通信過(guò)程中幀同步字的檢測，在數字通信系統中具有重要的作用，廣泛應用于幀同步字檢測、擴頻接收機、誤碼校正以及模式匹配等領(lǐng)域。本文采用 FPGA對高速數字相關(guān)器進(jìn)行設計，并進(jìn)行了編譯仿真和下載實(shí)現。