一種可編程的全數字鎖相環(huán)路的實(shí)現

1．2 DPLL電路實(shí)現

1．2．1 數字鑒相器

數字鑒相器由異或門(mén)構成，并使用VHDL語(yǔ)言編程來(lái)實(shí)現。異或鑒相器比較輸入信號IN64和輸出信號OUT64之間的相位差，輸出誤差信號ud作為可逆計數器Q的計數方向信號。環(huán)路鎖定時(shí)，ud為一個(gè)占空比為50％的方波，此時(shí)的絕對相位差為90°，因此異或鑒相器相位差極限為±90°。

1．2．2 數字環(huán)路濾波器
數字環(huán)路濾波器由變?？赡嬗嫈灯鱍構成。在ud的控制下，當j＝0時(shí)，Q對時(shí)鐘Mf0進(jìn)行“加”計數；當j＝1時(shí)，Q對時(shí)鐘Mf0進(jìn)行“減”計數?？赡嬗嫈灯鞯哪礙可以通過(guò)Ka、Kb、Kc、Kd四個(gè)輸入端進(jìn)行預置，當Ka、Kb、Kc、Kd在0001～1110取值時(shí)，相應模數的變化范圍是 2 3～2 16。數字環(huán)路濾波器用VHDL語(yǔ)言編程實(shí)現，其程序如下：
library ieee；
use ieee．std_logic_1164．a(chǎn)ll；
use ieee．std_logic_unsigned．a(chǎn)ll；
entity count_zj is
port(clkl，j，Kd，Kc，Kb，Ka，en：in std_logic；
INC，DEC：out std_logic)；
End count_zj；
architecture behave Of eonnt_zj is
signal cq，k，mo，k2，mo2，cql：std_logic_vector(16 downto 0)；
signal caol，cao2，caoll，cao22，caolll，cao222：std_logic；
signal instruction，aa，q1，q2：std_lOgic_vector(3 downto 0)；
begin
instruction=Kd Kc Kb Ka；
aa=instruction+1；
with instruction select
mo＝“00000000000000111”when“0001”，
“0000000000000t111”when“0010”，
“000(0)0(000~11111”when“0011”，
“00000000000111111”when“0100”，
“00000000001111111”when“0101”，
“00000000011111111”when“0110”，
“00000000111111111”when“0111”，
“00000001111111111”when“1000”，
“00000011111111111”when“1001”，
“00000111111111111”when“1010”，
“00001111111111111”when“1011”，
“00011111111111111”when“1100”，
“00111111111111111”when“1101”，
“01111111111111111”when“1110”，
“11111111111111111”when“1111”，
“00000000000000111”when others；
with aa select
m02＝“00000000000000111”when“0001”，
“00000000000001111”when“0010”，
“00000000000011111”when“0011”，
“00000000000111111”when“0100”，
“00000000001111111”when“0101”，
“00000000011111111”when“0110”，
“00000000111111111”when“0111”，
“00000001111111111”when“1000”，
“00000011111111111”when“1001”，
“00000111111111111”when“1010”，
“00001111111111111”when“1011”，
“00011111111111111”when“1100”，
“00111111111111111”when“1101”，
“01111111111111111”when“1110”，
“11111111111111111”when“1111”，
“00000000000000111”when othels；
process(clkl，j，mo，en)