FPGA開(kāi)發(fā)中按鍵消抖與單脈沖發(fā)生器電路

圖2中時(shí)鐘送入D觸發(fā)器前加了非門(mén)，使Q1端產(chǎn)生與nCLK(CLK的反向脈沖信號)同步的正向脈沖，與門(mén)輸出單脈沖與CLK差半個(gè)時(shí)鐘周期，作為D觸發(fā)器U4A的輸入D4，在CLK上升沿U4A被觸發(fā)，使單脈沖脈寬與時(shí)鐘周期相同，實(shí)現了等脈寬。并延遲了半個(gè)時(shí)鐘周期使輸出脈沖與時(shí)鐘周期對應，實(shí)現了相位調整。整個(gè)單脈沖發(fā)生器的時(shí)序圖如圖3所示(圖3中的t1，t2是任意鍵按下與鍵抬起時(shí)刻)。

3 基于FPGA下的按鍵消抖計數器和單脈沖發(fā)生器的Verilog HDL語(yǔ)言描述
圖1中的按鍵消抖計數器電路，其進(jìn)行描述的Verilog HDL語(yǔ)言代碼如下：

代碼中的復位n_rst和按鍵n_Kd都是低電平有效。鍵控單脈沖發(fā)生器的Verilog HDL語(yǔ)言代碼如下：

代碼中還用到了D觸發(fā)器DFF，實(shí)現這個(gè)模塊的代碼比較簡(jiǎn)單，此處從略。

4 結 語(yǔ)
該文中的設計，實(shí)現了鍵控單脈沖發(fā)生器，產(chǎn)生脈寬等于時(shí)鐘脈沖，輸出脈沖與時(shí)鐘周期對應的單脈沖，并解決了按鍵消抖問(wèn)題，可以應用到各種需要產(chǎn)生單脈沖的FPGA電路設計中。按鍵消抖電路可獨立地應用于其他FPGA電路設計中。本文中設計的20 b計數器是根據筆者課題需要而定。其他設計中可以根據按鍵抖動(dòng)時(shí)間可利用公式計算出計數器模值設計計數器。