出租車(chē)計價(jià)器的FPGA設計
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用Verilog HDL編寫(xiě)程序來(lái)實(shí)現模塊功能的優(yōu)點(diǎn)在于，當出租車(chē)的計費標準發(fā)生變化時(shí)，可以很容易地通過(guò)改寫(xiě)程序來(lái)完成新的設計，比起硬件電路的修改要方便得多，這也是用Verilog HDL來(lái)實(shí)現模塊功能的重要優(yōu)勢。
2．2 三位BCD碼加法器
系統中用到了三位BCD碼加法器，可以實(shí)現三位十進(jìn)制數的加法運算。加法器輸出的結果就是乘客應付的費用，這里同樣以前兩位為整數，第三位為小數，也就是最大能顯示99．9元。三位BCD碼加法器由三個(gè)一位BCD碼加法器級聯(lián)而成。
一位BCD碼由四位二進(jìn)制數組成，四位二進(jìn)制數的加法運算會(huì )產(chǎn)生大于9的數字，必須進(jìn)行適當的調整才會(huì )產(chǎn)生正確的結果。一位BCD碼加法器的Verilog HDL源程序如下：本文引用地址：http://dyxdggzs.com/article/191828.htm
一位BCD碼加法器模塊的仿真波形和生成的模塊符號如圖2和圖3所示。
本模塊中A和B為輸入的一位BCD碼，CIN為低位來(lái)的進(jìn)位信號，CO是本片向高位產(chǎn)生的進(jìn)位輸出信號，SUM是兩個(gè)數相加的和。三位BCD碼加法器由三個(gè)本模塊級聯(lián)而成，其電路原理圖和仿真波形如圖4和圖5所示。
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