用中檔FPGA實(shí)現高速DDR3存儲器控制器
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LatticeECP3 FPGA的I/O有專(zhuān)門(mén)的電路支持高速存儲器接口，包括DDR、DDR2和DDR3 SDRAM存儲器接口。如圖3所示，ECP3系列還有專(zhuān)用的時(shí)鐘資源，以支持下一代DDR3高速存儲器控制器。邊緣時(shí)鐘（ECLK1，ECLK2）是高速，低相偏的時(shí)鐘，用于時(shí)鐘控制數據高速地進(jìn)出器件。在DQS的通道提供時(shí)鐘輸入（DQS）和與該時(shí)鐘相關(guān)的多達10個(gè)輸入數據位。DQSBUF服務(wù)于每個(gè)DQS通道，以控制時(shí)鐘訪(fǎng)問(wèn)和延遲。DQSDLL支持DQS通道（每個(gè)器件的左側和右側都有一個(gè)）。DQSDLL是專(zhuān)門(mén)用于構建90度時(shí)鐘延遲的DLL?！?
圖3 LatticeECP3 DDR存儲器時(shí)鐘資源
萊迪思的DQS電路包括一個(gè)自動(dòng)時(shí)鐘轉換電路，簡(jiǎn)化了存儲器接口設計，并確保了可靠的操作。此外，DQS的延遲塊提供了針對DDR存儲器接口所需的時(shí)鐘對齊。通過(guò)DQS的延遲單元至專(zhuān)用的DQS布線(xiàn)資源，向PAD提供DQS信號。溫度，電壓和工藝變化對專(zhuān)用DQS延遲塊產(chǎn)生的差異由設置的校準信號來(lái)補償（7位延遲控制），校準信號源于器件對邊的兩個(gè)DQSDLL。在器件的一半，每個(gè)DQSDLL彌補各自邊的DQS延遲。通過(guò)系統時(shí)鐘和專(zhuān)用反饋環(huán)路，對DLL環(huán)進(jìn)行了補償?！?
LatticeECP3 FPGA的鎖相環(huán)用于生成針對DDR3存儲器接口時(shí)鐘。例如，對于一個(gè)400 MHz的DDR3接口，通用鎖相環(huán)用于生成三個(gè)時(shí)鐘：400 MHz的時(shí)鐘，有90 °相移的400 MHz時(shí)鐘和200 MHz時(shí)鐘。有90 °相移的400 MHz時(shí)鐘用于生成DQ和DQS輸出。沒(méi)有相移的400 MHz時(shí)鐘用于產(chǎn)生時(shí)鐘（CLKP和CLKN）到DDR3存儲器。200 MHz時(shí)鐘用于生成地址和命令（ADDR/CMD）信號。該時(shí)鐘的實(shí)現對客戶(hù)是透明的，可用萊迪思的設計工具自動(dòng)地實(shí)現。
DDR3所需的寫(xiě)調整是通過(guò)使用動(dòng)態(tài)延遲輸入至專(zhuān)門(mén)的DDR3存儲器接口的模塊，這稱(chēng)為DQSBUFD模塊。這個(gè)DQSBUFD模塊包含了DQS延遲塊，時(shí)鐘極性控制邏輯和數據有效模塊。DDR3所需的寫(xiě)調整是通過(guò)使用動(dòng)態(tài)延遲（DYNDELAY）輸入DQSBUFD模塊。根據寫(xiě)調整的要求，可以延遲每個(gè)DQS組的輸出。
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