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基于CPLD的異步串行通訊控制器的研究與設計
作者：
時(shí)間：2010-03-26
來(lái)源：網(wǎng)絡(luò )
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采用Xilinx公司的ISE工具發(fā)送和對接收這兩個(gè)關(guān)鍵模塊分別進(jìn)行仿真，發(fā)送模塊的時(shí)序波形圖如圖5所示，接收數據模塊的時(shí)序波形圖如圖6所示。
在發(fā)送模塊的仿真測試程序中，讓CPU的數據總線(xiàn)連續發(fā)送55H，AAH，5AH，A5H，并在控制器的模式控制寄存器中設置發(fā)送的數據位5位，1個(gè)奇偶校驗位(偶校驗)，1個(gè)停止位。在TxRDYn信號變低的時(shí)候，開(kāi)始發(fā)送一幀新的數據。根據圖5中數據輸出信號Sout上信號變化的情況可以驗證該模塊設計是正確的。
在接收模塊仿真波形圖中，Sin信號是負責接收串行數據的信號線(xiàn)，RBR是該控制器內部的緩沖寄存器，負責存儲經(jīng)過(guò)串并轉換后的數據，RxRDYn是控制器的外部信號，用來(lái)告訴CPU，控制器已經(jīng)轉換完一幀數據，CPU可以把數據從緩沖寄存器中取出。中斷信號INTR會(huì )在數據傳輸完后，產(chǎn)生一個(gè)正脈沖。在測試接收數據模塊的文件中，使產(chǎn)生一個(gè)連續的AAH和56H的串行數據，在圖6中可以看到在Sin信號每接收完一個(gè)數據幀后，數據便存入RBR寄存器，RBR寄存器的數據位AAH和56H，并且在A(yíng)AH傳完后，RxRDYn立即變?yōu)榈碗娖健?br />
5 結語(yǔ)
本文在對異步串行通信協(xié)議進(jìn)行分析的基礎上，根據實(shí)際工程的需要，對異步串行通信控制器進(jìn)行了詳細設計，并結合CPLD器件，采用VHDL語(yǔ)言，對設計方案進(jìn)行了實(shí)現和驗證，通過(guò)最后時(shí)序仿真的波形圖得出了設計方案的正確，而且加載了該設計程序的CPLD在實(shí)際工程中能夠很好地與處理器進(jìn)行連接來(lái)收發(fā)數據，從而為那些沒(méi)有串行異步接口的處理器提供一個(gè)比較理想的設計方案。
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