在FPGA中實(shí)施4G無(wú)線(xiàn)球形檢測器

　　對4x4矩陣，我們使用了1個(gè)對角線(xiàn)單元和7個(gè)非對角線(xiàn)單元。分解單個(gè)矩陣所花的處理時(shí)間為4x4=16個(gè)數據周期，而該設計交付數據的速度是每三個(gè)時(shí)鐘周期一個(gè)樣本，因此分解單個(gè)矩陣的所用總時(shí)長(cháng)為3x4x4=48個(gè)時(shí)鐘周期（低于可用的64個(gè)時(shí)鐘周期）。我們對分解后的矩陣使用了回代法（back substitution），同時(shí)以相同的TDM方式進(jìn)一步進(jìn)行了重新排序操作。

　　球形檢測器

　　球形檢測器采用PED單元進(jìn)行范數計算。根據樹(shù)的層次，我們采用了三種不同類(lèi)型的PED單元。根節點(diǎn)PED模塊負責計算所有可能的PED。二級PED模塊針對上一級計算得出的8個(gè)幸存路徑計算出8個(gè)可能的PED。這樣在樹(shù)的下一級索引中，我們就有64個(gè)生成的PED。第三種類(lèi)型的PED模塊用于其它樹(shù)級，負責計算上一級計算出的所有PED的最鄰近的節點(diǎn)PED。

　　球形檢測器(SD)的流水線(xiàn)架構可以在每個(gè)時(shí)鐘周期中處理數據。其結果就是樹(shù)的每級只需要一個(gè)PED模塊。因此，對4x4 64-QAM系統而言，PED單元的總數為8，與樹(shù)的級數相等。

　　SD可以采用硬解碼和軟解碼兩種類(lèi)型的解碼技術(shù)。硬解碼能夠用貫穿樹(shù)的各級的最小距離矩陣度量次序；軟解碼用對數似然比來(lái)代表輸出的每個(gè)比特。對數似然比一般被當作優(yōu)先輸入值提供給信道解碼器，比如turbo解碼器。

　　FPGA資源占用

　　實(shí)施和仿真包括MIMO 802.16e寬帶無(wú)線(xiàn)接收檢測過(guò)程，但不包括軟輸出生成模塊。目標芯片是Virtex-5 -2FF1738 FPGA。設計的時(shí)鐘頻率為225MHz，可用的數據率為83.965MB/s。

　　表1顯示了設計中每個(gè)主要功能單元的資源占用情況。利用率(%)表示FPGA面積占器件總面積的百分比。

　　表1 按子系統劃分的資源占用情況

　　System Generator和基于模型的設計

　　我們使用針對DSP設計流程的賽靈思System Generator實(shí)現了完整的硬判鏈。設計驗證工作不僅使用了MATLAB/Simulink 環(huán)境的仿真語(yǔ)義，還有System Generator的協(xié)同仿真功能。信道矩陣參數的同相部分和正交部分從正常的分布得出，并由MATLAB交付給System Generator建模環(huán)境。我們同樣使用這種仿真框架進(jìn)行了比特誤碼率計算。圖3對我們的定點(diǎn)硬判決設計BER曲線(xiàn)、浮點(diǎn)硬判決設計BER曲線(xiàn)和最佳ML參考曲線(xiàn)進(jìn)行了比較。我們通過(guò)對賽靈思ML510開(kāi)發(fā)平臺進(jìn)行基于以太網(wǎng)的硬件協(xié)仿真，開(kāi)發(fā)出了該設計的硬件演示。信道矩陣參數采用賽靈思AWGN IP核發(fā)送給球形檢測器。我們通過(guò)把設計嵌入到自同步BER測試器來(lái)計算BER。該儀器能夠向檢測器發(fā)送輸入并捕獲誤碼。

　　圖3 4x4 64-QAM的浮點(diǎn)MATLAB仿真(硬判決)、System

　　Generator設計（硬判決）BER曲線(xiàn)與最大似然曲線(xiàn)相比

　　本文就采用空分復用MIMO的通信系統使用的球形檢測器進(jìn)行了簡(jiǎn)要介紹。我們詳細探討了球形檢測器和信道矩陣預處理器的架構情況。實(shí)現預處理的方法有許多種，雖然我們的方法在計算上要復雜一點(diǎn)，但得出的BER性能接近最大似然。雖然我們的討論是圍繞WiMAX進(jìn)行的，設計人員可以把其中的許多方法用于3G/ LTE（長(cháng)期演進(jìn)）無(wú)線(xiàn)系統