全差分BiCMOS采樣/保持電路仿真設計

0 引言

隨著(zhù)數字技術(shù)、微機和模數轉換技術(shù)的研究與進(jìn)展，作為模擬和數字信號接口電路的模數轉換器(ADC)得到了廣泛應用。由于A(yíng)Dc中的重要組成單元――采樣／保持(S／H)電路的精度和速度直接決定ADC的性能，所以設計高性能S／H電路是改善ADC性能的重要一環(huán)。目前研究S／H電路的文獻有不少，例如文獻[1]設計了電荷翻轉型S／H電路，但該文未考慮開(kāi)關(guān)導通電阻對電路性能的影響，S／H電路具有較大的失真；文獻[2]設計的S／H電路雖然考慮開(kāi)關(guān)對電路的影響，但未曾考慮全差分運放電路共模輸出電壓對靜態(tài)工作點(diǎn)的影響。為了解決傳統S／H電路失真大和靜態(tài)工作點(diǎn)不穩定的問(wèn)題，采用0.25 μm BiCMOS工藝，設計了一款高速率、高精度的10位全差分BiCMOS S／H電路。文中改進(jìn)型自舉開(kāi)關(guān)電路和雙通道開(kāi)關(guān)電容共模反饋電路(CMFB)設計具有創(chuàng )新性。

1 整體設計思路

圖1為s／H電路的結構，Ucm為運放的共模輸入電壓，采樣開(kāi)關(guān)N1和N2設計為圖2的自舉開(kāi)關(guān)，N3～N8采用NMOS開(kāi)關(guān)，以上開(kāi)關(guān)在相應的時(shí)鐘信號為高電平時(shí)閉合。當φ1d為高電平、φ2為低電平時(shí)，輸入電壓uI通過(guò)電容CS進(jìn)行采樣；當φ1d低電平、φ2高電平時(shí)，電路進(jìn)入保持階段，uI經(jīng)過(guò)采樣電容CS和反饋通道連接至運放輸出端，輸出端負載由CL驅動(dòng)，這樣的采樣電路結構使反饋系數接近于1。根據推導，在采樣階段，CMOS開(kāi)關(guān)工作在線(xiàn)性區，采樣開(kāi)關(guān)管柵-源電壓UGS與輸入電壓uI的關(guān)系為

UGS=UCP-UIsin(2πfIt)(1)

式中：UI為輸入電壓uI的幅值；fI為輸入信號頻率；UCP為采樣時(shí)鐘信號的幅值。在保持階段φ2導通，CS的下極板直接與運放的輸出端相連接，uI通過(guò)采樣電容傳輸至輸出端；當采樣階段過(guò)渡到保持階段時(shí)，CMOS器件出現溝道電荷注入，同時(shí)在保持階段由于電容耦合，會(huì )出現時(shí)鐘反饋通道。因此利用下極板采樣技術(shù)降低開(kāi)關(guān)動(dòng)作時(shí)對采樣信號的影響，兩個(gè)階段CS上存儲的正負電荷相互抵消，從而消除了運放工作時(shí)產(chǎn)生的誤差。另外，選取合適的時(shí)間常數RC可以提高采樣速率。

2 輸入端柵-源自舉開(kāi)關(guān)的設計

當uI=UIsin(2πfIt)時(shí)，圖1中的CMOS開(kāi)關(guān)N1和N2的導通電阻與輸入信號呈非線(xiàn)性關(guān)系，因此對連續時(shí)間信號采樣時(shí)，會(huì )產(chǎn)生信號失真和幅度波動(dòng)，這限制了采樣速率和S／H電路的開(kāi)啟時(shí)間；且CMOS開(kāi)關(guān)的柵．源電壓越大，導通電阻越小。若將N1和N2設計為柵-源自舉開(kāi)關(guān)，就能保證N1和N2的柵-源電壓不超出VDD，則導通電阻接近于常數并使失真降到最低。于是設計的柵．源自舉開(kāi)關(guān)如圖2所示，CP為高電平時(shí)，VN1和VN2導通，電容C3充電至VDD，VN8和VN6導通，VN7關(guān)閉。CP為低電平時(shí)，VN1，VN2和VN8斷開(kāi)，VP4，VH5和VN7導通，C3上電壓就經(jīng)過(guò)VP4，VN7和VN5加至VP5上，其柵-源電壓UGS=VDD；當CP為高電平時(shí)，柵-源自舉開(kāi)關(guān)Nl和N2導通，CP為低電平時(shí)柵．源自舉開(kāi)關(guān)N1和N2關(guān)斷。在CP相VN6導通，A點(diǎn)電壓較高，開(kāi)關(guān)VN1和VN2呈現阻性負載，因此存在著(zhù)如圖2中虛線(xiàn)所示的泄漏電流ID，嚴重制約運放增益的提高。采用VP6進(jìn)行鉗位，使得CP相VN6處于關(guān)閉狀態(tài)，并使采樣開(kāi)關(guān)N1和N2自舉電壓提高10％，泄漏電流減小40％。由于存在著(zhù)襯偏效應，所以N1和N2的導通電阻不能保持為定值，采用小尺寸的VP5不但可減小導通電阻，而且能改善線(xiàn)性度。圖2中輸出緩沖電容C4起到隔離作用。

3 全差分運放的設計

對于圖1采樣／保持電路，在φl(shuí)d時(shí)刻對輸入差分信號采樣，φ2時(shí)刻將前一時(shí)刻存儲于Cs上的電荷傳到輸出端，φ1為下極板采樣開(kāi)關(guān)N3和N4的控制時(shí)鐘信號，它比時(shí)鐘信號φ1d延時(shí)t1，使開(kāi)關(guān)N3和N4先于開(kāi)關(guān)N1和N2開(kāi)通或關(guān)斷。圖3為圖1電路所要求的時(shí)鐘信號：設計的S／H電路是一個(gè)零階采樣電路，因為在采樣階段N7和N8都導通，輸人和輸出信號具有相同的直流分量；在采樣和保持階段電壓變化不明顯，但每一個(gè)采樣階段運放的輸出電壓都要置為0 V。因此，所設計全差分運放除了具有高速、高精度性能外，還要有輸入、輸出端短路的特性。

圖4為多增益級折疊式共柵-共源運放電路，采用Q1和Q2雙極型晶體管(BJT)差動(dòng)輸入方式，共柵-共源鏡像電流源VP3和VP4，VP1和VP2作為有源負載，藉此提高運放的電壓增益；采用Q3，Q4和Q5，Q6共基-共射電路作為運放的差動(dòng)輸出級，以增強運放的負載驅動(dòng)能力并具有高速特性；開(kāi)關(guān)電容構成共模反饋電路(CMFB)，可使運放的輸出信號和輸入信號的直流分量相等；UB1，UB2，UB3和UB4為偏置電壓。轉換時(shí)間tC和建立時(shí)間tS分別約為采樣周期TS的1／8和3／8。經(jīng)過(guò)計算，當fS為250 MHz時(shí)，tC=0.5 ns，tS=1.5 ns。這就要求轉換速率(SR)為500 V／μs，計算公式如下：SR=UP-P／tC(式中UP-P為輸入電壓峰-峰值，UP-P=250 mV)。為使運放獲得較高的直流增益和高精度，所設計S／H電路的絕對誤差δ≤±ULSB／2，它的輸出電壓有效值U。與直流增益A、采樣電容CS及寄生電容CP的關(guān)系式為

Uo≈UI[1-(1+CP／CS)／A](2)

由式(2)可見(jiàn)，通過(guò)增大運放的直流增益A來(lái)減小增益誤差(1+Cp／Cs)／A，可使Uo與UI之間的偏差小于1／2N+1(N是系統所要得到的精度位數)。因而對于10位系統，電壓增益至少為67.21 dB，此時(shí)CP≈0.12 pF?？紤]到電路提速的要求，取CS=1 pF。對于線(xiàn)性采樣電路來(lái)說(shuō)，為使tS=0.375 7TS，取單位增益帶寬fT大于725MHz。fT與反饋系數F、建立時(shí)間常數τS之間有如下關(guān)系

fT>1／2π(FτS)=1／2π[F(tS／7.6)] (3)

式中：建立時(shí)間tS=7.6τs，F=0.89。與CMOS運放相比，BiCMOS運放不但具有高增益、低噪聲特性，而且具有較短的建立時(shí)間ts，速度較快，尤其是其相位裕度大于45°，因此運放的工作性能穩定。

4 雙通道共模反饋電路的設計

因為全差分折疊式運放的共模輸出電壓對器件的適配情況較為敏感，所以在運放中加入雙通道開(kāi)關(guān)電容CMFB電路，可以達到穩定其靜態(tài)工作點(diǎn)和增大共模輸出電壓擺幅的目的。圖5為采用開(kāi)關(guān)電容結構設計的共模反饋電路，用以穩定輸出擺幅和電路阻抗。設計的CMFB電路通過(guò)對共模輸出電壓進(jìn)行反饋校正，確保運放輸入和輸出短路。圖5中uO+和uO-為運放的輸出電壓，uc為運放的理想共模輸出電壓，uc=(uO++uO-)／2，uc作為圖4中VP和VP構成的共柵-共源電流源I3和I4的柵極電壓。共模反饋系數β=2CS／(2CS+CP)，圖5φ1和φ2為時(shí)鐘信號，其中的開(kāi)關(guān)均為PMOS管；φ1時(shí)刻開(kāi)關(guān)電容CS進(jìn)行充電，φ2時(shí)刻非開(kāi)關(guān)電容Cc產(chǎn)生輸出電壓的平均值，用以形成控制運放電流源IS的電壓。CC上的直流電壓由CS決定，CS和CC并聯(lián)在UB1和UB2兩個(gè)偏置電壓之間起開(kāi)關(guān)作用，UB2=uc-VDD，CS為0.1～0.25 CC。圖6是電源電壓為1.2 V，輸入電壓uI峰-峰值為0.6 V，采用0.18 μm CMOS工藝，共模輸出電壓uc的仿真波形。由圖6可截出uc的最大輸出電壓幅值Ucm≈600 mV，運放達到共模輸出電壓的穩定時(shí)間tW=(4.135-4.12)×10-7s≈1.5 ns。

5 實(shí)驗結果與分析

利用Cadence Spectre軟件工具的仿真環(huán)境，采用SMIC公司0.25μm標準BiCMOS工藝，進(jìn)行了模擬仿真實(shí)驗。實(shí)驗運放電路的參數如下：輸入信號頻率fI為0～10 MHz的正弦波電壓，共模輸入電壓為1.5 V，UP-P=1 V，fS=250 MHz，輸出端負載電容CL=0.5 pF。從圖7采樣放大器的頻響曲線(xiàn)可見(jiàn)：運放直流電壓增益A=72 dB，單位增益帶寬fT=1.6 GHz；S／H電路的反饋系數F=0.89時(shí)，對應的相位為-107.9°，故相位裕度Pm為72.1°，滿(mǎn)足系統大于725 MHz的帶寬要求，同時(shí)相位裕度大于45°，因而所設計的系統是穩定的。圖8為所設計的S／H電路，經(jīng)仿真實(shí)驗獲得的離散傅里葉變換(DFT)頻譜分布，可見(jiàn)當fI=10 MHz，fS=250 MHz時(shí)，S／H電路的SFDR=-61 dB，SNR=62 dB，三次諧波電壓201gU3=-105.6 dB，SNR大于50 dB，此時(shí)S／H分辨率ENOB=(SNR-1.76)／6.02>10位，滿(mǎn)足10位ADC的性能要求。表1為運放的仿真結果，建立時(shí)間tS=1.37 ns，轉換速率SR=500 V／μs，功耗PD=8 mW，tS較短，SR較高，PD較低，符合ADC的高速要求。表2為所設計的S／H電路與其他文獻S／H電路的仿真結果性能對比情況，由表可見(jiàn)，所設計的S／H電路的fS=250 MHz，采樣頻率適中；其VDD=3 V，比文獻[3]中的S／H電路低0.3 V，而功耗PD=10.85 mW，介于前兩者之間，比文獻[3]S／H電路降低15.15 mW；但它具有10位的高精度，比文獻[3]S／H電路提高了兩個(gè)精度等級。

6 結論

采用0.25μm SiGe BiCMOS工藝，在全差分折疊式BiCMOS運放的基礎上設計了S／H電路。文中設計的S／H電路，采用下極板采樣和改進(jìn)型自舉開(kāi)關(guān)新技術(shù)，從而提高了采樣速率和線(xiàn)性度。由實(shí)驗數據可知，設計的全差分折疊式BiCMOS運放具有高增益、高精度和高增益帶寬性能，運放中在關(guān)鍵部位、選用有限數目的BJT使電路擁有較快的轉換速率和大電流驅動(dòng)能力，且運放的建立時(shí)間有所降低；而新設計的雙通道共模反饋(CMFB)電路，既穩定了靜態(tài)工作點(diǎn)，又改善了溫度穩定性；另外，所設計的S／H電路中的采樣開(kāi)關(guān)統一設置為CMOS開(kāi)關(guān)，故功耗大為降低。由于當fI=10 MHz，fS=250 MHz時(shí)S／H電路的仿真結果滿(mǎn)足了10位精度ADC的性能要求，所以該款S／H電路對于高速、低壓、低耗的ADC和其他微處理器及信號調理電路的設計都具有指導作用。