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FPGA控制DM9000A進(jìn)行以太網(wǎng)數據收發(fā)的Verilog實(shí)現
作者：
時(shí)間：2010-08-18
來(lái)源：網(wǎng)絡(luò )
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>激活PHY
設置GPR(REG_1F)CEPIO0bit[0]=0；
復位后，DM9000A恢復默認的休眠狀態(tài)，以降低功耗，因此需要首先喚醒PHY。
>進(jìn)行兩次軟復位，步驟如下：
設置NCR(REG_00)bit[2：0]=011，至少保持20μs；
清除NCR(REG_00)bit[2：0]=000；
設置NCR(REG_00)bit[2：0]=011，至少保持20μs；
清除NCR(REG_00)bit[2：0]=000；
>配置NCR寄存器；
設置NCR(REG_00)bit[2：1]=00；配置為正常模式。
通過(guò)改變該寄存器可以選擇設置內部或者外部PHY、全雙工或者半雙工模式、使能喚醒事件等網(wǎng)絡(luò )操作。
>清除發(fā)送狀態(tài)；
設置NSR(REG_01)bit[5]=1bit[3]=1 bit[2]=1；
>設置IMR寄存器(REG_FF)PAR bit[7]=1，以肩用RX／TX FIFOSRAM讀／寫(xiě)地址指針自動(dòng)返回功能；
>通過(guò)IMR寄存器(REG_FF)PRM bit[0]／PTM bit[1]，對RX／TX中斷使能。如果需要在一個(gè)數據幀發(fā)送完后產(chǎn)生一個(gè)中斷，就應該將PTM bit[1]置1，如果需要在接收到一幀新數據時(shí)產(chǎn)生一個(gè)中斷，就應該將PRM bit[1]置1；
>設置RCR寄存器，使能數據接收功能。
通過(guò)以上步驟，可以通過(guò)LED指示燈觀(guān)測到DM9000A是否已成功初始化。
發(fā)送模塊
DM9000A中的發(fā)送緩沖區可以同時(shí)存儲兩幀數據，可以按照先后順序命名為幀I和幀II。DM9000A上電初始化后，發(fā)送緩存區的起始地址是00H，當前數據幀編號為幀I。兩幀數據的狀態(tài)控制字分別記錄在DM9000A的狀態(tài)寄存器03H和04H中。發(fā)送過(guò)程如下：
首先，FPGA利用寫(xiě)操作寄存器MWCMD(REG_F8)向DM9000A的發(fā)送緩存區中寫(xiě)入發(fā)送數據幀，即需要先寫(xiě)入6字節的目的MAC地址，再寫(xiě)入6字節的源MAC地址，最后再寫(xiě)入發(fā)送數據。隨后，FPGA利用寫(xiě)操作寄存器MWCMD(REG_F8)將數據幀長(cháng)度寫(xiě)入寄存器FCH和FDH，數據長(cháng)度為16位，將高8位寫(xiě)入寄存器FCH，低8位寫(xiě)入寄存器FDH。最后，FPGA將發(fā)送控制寄存器TCR(REG_02)的bit[1]置為高電平，向DM9000A發(fā)出發(fā)送數據指令。DM9000A會(huì )自動(dòng)做一些處理才將數據發(fā)往以太網(wǎng)，這包括：插入報頭和幀起始分隔符；插入來(lái)自上層協(xié)議的數據，如果數據量小于64字節，則自動(dòng)補齊64字節；根據目標地址、源地址、長(cháng)度／類(lèi)型和數據產(chǎn)牛CRC校驗序列，并插入校驗序列位。這些處理都無(wú)需FPGA干預。處理完畢后，DM9000A即開(kāi)始發(fā)送幀I，在幀I發(fā)送的同時(shí)，幀II的數據即可寫(xiě)入發(fā)送緩存區。在幀I發(fā)送完后，將幀II的數據長(cháng)度寫(xiě)入寄存器FCH和FDH，最后將發(fā)送控制寄存器NSR(REG_01)的bit[1]置為高電平，即可開(kāi)始幀II的發(fā)送。依此類(lèi)推，下面發(fā)送的幀將會(huì )繼續編號為幀I、幀II、幀I、幀II……按照同樣的方式發(fā)送。
如果FPGA將中斷屏蔽寄存器 IMR(REG_FF)的bit[1]置為高電平，那么發(fā)送完畢后，DM9000A將會(huì )產(chǎn)生一個(gè)指示發(fā)送完成的中斷信號。在發(fā)送過(guò)程中，FPGA可以查詢(xún)寄存器標志位寄存器NSR(REG_01)中的TX1END bit[2]或者TX2END bit[3]，得到數據幀的發(fā)送狀態(tài)。
發(fā)送流程，寄存器ISR中的PTS標志位是發(fā)送中斷標志位，當一幀數據發(fā)送完畢，PTS=0，FPCA檢測到該標志后，應清除標志位以便發(fā)送新的數據幀。這里需要注意的是，向FC、FD所寫(xiě)的幀長(cháng)度應該包含目的MAC地址段、源MAC地址段和有效數據的總長(cháng)度。
接收模塊
DM9000A中的接收緩存區是一個(gè)環(huán)形結構，初始化后的起始地址為0C00H，每幀數據都有4字節長(cháng)的首部，然后是有效數據和CRC校驗序列。首部4字節依次是01H、狀態(tài)、長(cháng)度低字節和長(cháng)度高字節。 首部4字節含義如下：
第一個(gè)字節用來(lái)檢測接收緩存區中是否有數據，如果這個(gè)字節是01H，表明接收到了數據；如果為00H，則說(shuō)明沒(méi)有數據。但是，如果第一個(gè)字節既不是01H，也不是00H，DM9000A就必須作一次軟復位來(lái)從這種異常狀態(tài)中恢復。
第二個(gè)字節存儲著(zhù)以太網(wǎng)幀狀態(tài)，由此可判斷所接收幀是否正確。
第三和第四字節存儲著(zhù)以太網(wǎng)幀長(cháng)度。后續的字節就是有效數據。
接收過(guò)程如下：
查看中斷狀態(tài)寄存器，如果接收到新數據，寄存器ISR的PRS位將被置為0；如果檢測到PRS=0，清除PRS，FPGA開(kāi)始讀接收緩存區數據。如果第一字節是01H，則說(shuō)明有數據，00H說(shuō)明無(wú)數據，否則要進(jìn)行復位； 根據獲取的長(cháng)度信息，判斷是否讀完一幀，如果讀完，接著(zhù)讀下一幀，直到遇到首字節是00H的幀，說(shuō)明接收數據已讀完。FPGA可以重新查看中斷狀態(tài)寄存器，等待新的有效數據幀。
結語(yǔ)
本文對以太網(wǎng)控制器DM9000A進(jìn)行了原理和功能介紹，并結合自行開(kāi)發(fā)的SDR基帶信號處理平臺，基于FPGA設計實(shí)現了100M以太剛接口，其設計思路新穎，硬件連接簡(jiǎn)單。整體系統具有功耗低，體積小，運行穩定可靠等優(yōu)點(diǎn)。
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