基于模塊化設計方法實(shí)現FPGA動(dòng)態(tài)部分重構

配置列根據分配給它的配置地址（Configuration Address）來(lái)尋址。每一個(gè)配置列在FPGA內都有唯一的主地址（Major Address）空間。

FPGA的邏輯功能通過(guò)配置比特流（Configuration Bitstream）來(lái)實(shí)現。對于動(dòng)態(tài)部分重構功能來(lái)說(shuō)，需重構的配置邏輯是通過(guò)下載不同的部分配置比特流來(lái)實(shí)現的。

2基于模塊化動(dòng)態(tài)部分重構FPGA的設計方法

所謂的FPGA模塊化設計就是將系統按照一定規則劃分成若干模塊，然后對每個(gè)模塊分別進(jìn)行設計、綜合，并將實(shí)現結果約束在預先設置好的區域內，最后將所有模塊的實(shí)現結果有機的組織起來(lái)完成整個(gè)系統的設計^[4]。其劃分模塊的基本原則為：子模塊功能相對獨立，模塊內部聯(lián)系盡量緊密，模塊間的連接盡量簡(jiǎn)單。對于那些難以滿(mǎn)足模塊劃分準則的具有強內部關(guān)聯(lián)的設計，不適合采用此設計方法。

FPGA模塊化設計的優(yōu)點(diǎn)在于：團隊式并行工作從而加速整個(gè)項目的開(kāi)發(fā)進(jìn)度；每個(gè)子模塊都能夠靈活使用綜合和實(shí)現工具獨立進(jìn)行優(yōu)化，從而達到更好的優(yōu)化結果；調試、更改某個(gè)子模塊時(shí)，不會(huì )影響其他模塊的實(shí)現結果，保證了整個(gè)設計的穩定性與可靠性。

模塊化設計方法使用Xilinx公司的ISE軟件設計工具，常用HDL語(yǔ)言作為設計輸入，頂層模塊描述設計的全局邏輯，包括設計的輸入/輸出、所有子模塊的黑盒子（Black Box）聲明以及子模塊之間的連接關(guān)系。所謂黑盒子聲明是指在頂層模塊中僅僅對子模塊進(jìn)行端口描述與信號屬性聲明，并不包含任何實(shí)際邏輯和時(shí)序關(guān)系的描述。子模塊通常也使用HDL語(yǔ)言描述，分別設計出各子模塊的邏輯實(shí)體并綜合所設計的子模塊。由于子模塊的輸入/輸出并不是整個(gè)設計的外部接口，所以在綜合過(guò)程中應禁止子模塊插入I/O端口，而僅在綜合頂層模塊時(shí)才插入I/O端口。最后將所有子模塊的實(shí)現結果和頂層的實(shí)現結果有機地組織起立，完成整個(gè)設計的實(shí)現。圖2是基于模塊化設計方法的流程。

采用模塊化設計方法實(shí)現FPGA的動(dòng)態(tài)部分重構，首先進(jìn)行模塊劃分，將設計的固定邏輯即運行過(guò)程中不需要更改的邏輯劃分到固定模塊，將需要更改的部分劃分到可重構模塊中。其次模塊的放置位置和大小也有限制，必須遵循一定的規則^[5]：可重構模塊的高度和器件的高度一致，從圖1中可以直觀(guān)地認為模塊必須包含整個(gè)配置列；可重構模塊的寬度最小是4個(gè)Slice（一個(gè)CLB包含兩個(gè)完全相同的Slice），并且必須為4個(gè)Slice的倍數；如果可重構模塊位于器件的最左邊或是最右邊的Slice列，則所有位于器件邊緣的IOBs將作為可重構模塊的資源；為了減少設計的復雜度，可重構模塊的數量應該盡量少等。

圖2 模塊化設計流程

3 FPGA動(dòng)態(tài)部分重構的實(shí)現

在本設計實(shí)例中，FPGA實(shí)現的功能是對外圍接口電路進(jìn)行邏輯控制以及根據外圍不同設備輸入的數據選擇適當的數據處理算法。據此將設計劃分為固定模塊和可重構模塊，其中固定模塊內實(shí)現對外接口的控制邏輯，可重構模塊內實(shí)現數據處理算法。本例中只將FPGA的邏輯功能更換一次，即可重構模塊只部分重構一次，將其在重構前后的不同邏輯功能分別計作reconfig_a和reconfig_b。系統會(huì )根據需要動(dòng)態(tài)部分重構FPGA，為不同的數據源選擇適合的處理方法。本設計由Virtex-E XCV600E器件來(lái)實(shí)現。

根據模塊所需資源的大小和模塊劃分原則，在用戶(hù)約束文件（UCF）中將每個(gè)模塊的位置進(jìn)行約束，如下所示：

INST fix AREA_GROUP = AG_fix ；（1）

AREA_GROUP AG_fix RANGE = CLB_R1C1:CLB_R48C36 ；（2）

INST reconfig AREA_GROUP = AG_reconfig ； （3）

AREA_GROUP AG_reconfig RANGE = CLB_R1C37:CLB_R48C72 ；（4）

其中（2）、（4）指定了兩個(gè)模塊的具體位置。