基于A(yíng)VR和CPLD的高速數據采集系統

2．2 控制Flash存儲程序設計
4個(gè)Flash存儲器的流水線(xiàn)工作原理如圖2所示，對單獨的每一片Flash來(lái)說(shuō)每一次存儲都是在上一次存儲過(guò)程中加載完成后進(jìn)行，而對于由4片Flash存儲器組成的整個(gè)系統，它一直在加載存儲數據，這樣可以保證存儲速度大于采集速度，從而保證存儲過(guò)程中不會(huì )因單片Flash存儲速度慢而造成丟失數據。實(shí)現Flash存儲的主要程序：

在數據加載期間本系統應采用DMA傳輸控制方式，即：每當FIF0的半滿(mǎn)標志信號HF產(chǎn)生一次有效電平時(shí)，ATmegal62就啟動(dòng)一次中斷，在中斷程序中，ATmegal62將產(chǎn)生NAND Flash命令和有效地址，以及啟動(dòng)DMA控制器。一旦DMA控制器啟動(dòng)，ATmegal62就將轉入后臺進(jìn)行有效地址的運算等，從而參與數據傳輸過(guò)程，整個(gè)數據從FIFO到Flash存儲器的傳輸過(guò)程是由CPLD內部編寫(xiě)的DMA控制器控制完成。啟動(dòng)一次DMA控制器傳輸一頁(yè)2048個(gè)字節的數據，一次中斷完成16 K字節的傳輸。其示波器時(shí)序如圖6所示：第0，1，2，3通道是FIF0的讀數據時(shí)序波形，第4通道是Flash的寫(xiě)通道時(shí)序波形。

3 結論
通過(guò)使用AVR和CPLD編程，設計實(shí)現了一種成本低且可實(shí)現10 Mb／s以上并行采集數據率的高速數據采集存儲系統。在分析MAXl308特性及轉換時(shí)序的基礎上，設計完成了A／D轉換器及其外圍電路，并通過(guò)調試可知時(shí)序穩定。通過(guò)VHDL語(yǔ)言實(shí)現了采集模塊、控制與存儲模塊和Flash存儲功能。在完成硬件連接后調試，試驗結果顯示，該設計能夠實(shí)現低成本高速采集，多路同時(shí)采集速度大于10 Mb／s采集系統，具有一定的實(shí)用價(jià)值。