基于A(yíng)VR和CPLD的高速數據采集系統

2．1 控制A／D轉換程序設計
根據控制存儲的要求，首先要設計控制A／D轉換的狀態(tài)機，用來(lái)確定A／D轉換的狀態(tài)，根據MAXl308工作時(shí)序特點(diǎn)而設計的控制A／D轉換的狀態(tài)機轉換圖如圖4所示。實(shí)現控制A／D轉換的狀態(tài)機部分主要VHDL程序源代碼如下：

將程序下載至CPLD中運行調試，經(jīng)過(guò)對電路的調試和測量，控制8通道A／D同時(shí)轉換的狀態(tài)機產(chǎn)生的示波器時(shí)序波形如圖5所示，其中，0、1、2、3、4分別對應的是圖3中的CONVST、EOC、EOLC、CS、RD，而第5通道是對FIF0的寫(xiě)信號。從示波器顯示的波形圖可以看出產(chǎn)生的8個(gè)連續的脈沖對應位置完全滿(mǎn)足圖3所要求的時(shí)序要求，也就是說(shuō)在控制器同時(shí)控制8路信號的采集時(shí)不會(huì )出現時(shí)序混亂的情況。由此可知，采用本系統中設計的采集程序可以實(shí)現同時(shí)采集的要求，并且根據采集的脈沖寬度分析可知該系統能滿(mǎn)足采集速度為10 Mb／s的設計要求。