一種基于FPGA的鎖相環(huán)位同步提取電路設計

　　過(guò)零檢測電路

　　該電路見(jiàn)圖2中g(shù)ljc部分，它由d觸發(fā)器和異或門(mén)組成。過(guò)零檢測的輸出脈沖codeout的寬度應略大于f路信號一個(gè)周期，但為了減少鎖相環(huán)的穩態(tài)誤差，該輸出脈沖不宜過(guò)寬。實(shí)際系統中，過(guò)零檢測電路的時(shí)鐘信號clkin由fpga的高頻時(shí)鐘四分頻得來(lái)，這樣輸出的脈沖寬度約是f路信號的兩個(gè)周期。

　　鑒相器

　　該電路由兩個(gè)與門(mén)組成，分別是超前門(mén)g1和滯后門(mén)g2。過(guò)零檢測電路的輸出信號b與位定時(shí)信號clkout一起進(jìn)入鑒相器，若clkout超前b，則滯后門(mén)g2被封鎖，輸出為0，超前門(mén)g1的輸出端有窄脈沖輸出；若clkout滯后b，則超前門(mén)g1被封鎖，輸出為0，滯后門(mén)g2的輸出端有窄脈沖輸出。

　　分頻器

　　該電路對應于圖2中div64部分。輸入的信號頻率是256khz，e、f兩路信號的頻率均為16.384mhz，故該電路完成16384/256=64的分頻功能。當控制電路無(wú)超前或滯后控制脈沖輸出時(shí)，d1的q端為0，d2的q端也為0，常開(kāi)門(mén)g3處于打開(kāi)狀態(tài)，常閉門(mén)g4處于關(guān)閉狀態(tài)，e路信號通過(guò)常開(kāi)門(mén)g3、異或門(mén)g5到達64分頻器的輸入端，經(jīng)分頻后產(chǎn)生穩定的位定時(shí)信號。

　　控制器

　　分頻器輸出的位定時(shí)信號clkout與過(guò)零檢測脈沖b進(jìn)行相位比較。當位定時(shí)信號clkout超前于b時(shí)，超前門(mén)g1有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d1觸發(fā)器的q端由低變高，經(jīng)過(guò)非門(mén)后，使常開(kāi)門(mén)g3關(guān)閉一個(gè)時(shí)鐘周期，將e路脈沖扣除一個(gè)，使clkout相位向滯后方向變化一個(gè)時(shí)鐘周期。

　　當位定時(shí)信號clkout滯后于b時(shí)，滯后門(mén)g2有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d2觸發(fā)器的q端由低變高，使常閉門(mén)g4打開(kāi)一個(gè)時(shí)鐘周期，在分頻器輸入端添加一個(gè)脈沖。

圖3 輸入的信碼與提取的位同步信號

　　實(shí)際結果

　　以上是全數字鎖相環(huán)的電路工作原理，全部電路在altera的ep1k30tc144-1芯片上實(shí)現。該芯片的工作頻率選為32.768mhz，也作為位同步提取電路的本地高頻時(shí)鐘，另外，該時(shí)鐘信號四分頻后還作為過(guò)零檢測電路的時(shí)鐘。輸入的單極性不歸零碼的碼元速率為256kb/s。從輸入信碼中提取的位同步信號如圖3所示，從波形上看，該全數字鎖相環(huán)位同步提取電路能很好地從輸入的信碼中提取位同步信號。