基于FPGA的MC-CDMA基帶系統的實(shí)現
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2.2 系統時(shí)鐘管理單元設計實(shí)現
為了滿(mǎn)足同步時(shí)序設計的要求，一般在FPGA設計中采用全局時(shí)鐘資源馭動(dòng)設計的主時(shí)鐘，以達到最低的時(shí)鐘抖動(dòng)和延遲，本文中時(shí)鐘管理單元的實(shí)現亦遵從這一原則。本文設計的系統時(shí)鐘產(chǎn)生結構模塊共使用3個(gè)Altera公司的OCMIP核來(lái)產(chǎn)生品振時(shí)鐘的6種分頻，輸入時(shí)鐘在第一個(gè)DCMIP核模塊中經(jīng)過(guò)一個(gè)IBIJFG后用來(lái)驅動(dòng)第二個(gè)和第三個(gè)OCMIP核模塊。
2.3 系統驗證結果
仿真條件設定為：?jiǎn)挝槐忍匦旁氡菶bNo=4，系統帶寬B=20 MHz，OVSF擴頻碼字號K=31，采用ch=2時(shí)的信道參數組模擬信道，長(cháng)信源隨機信號的長(cháng)度為L(cháng)=T×len=2 000×15=30 000，單用戶(hù)，AWGN信道。其中ErrorN為接收機統計所得的誤碼個(gè)數。圖1是采用QPsK調制方式時(shí)系統聯(lián)合調試的功能仿真結果，信宿模塊統計得到的誤碼比特數ErrorN為602，BER==602/30 000=0.020 067，接近EbNo=4時(shí)的仿真結果0.020 05。
隨著(zhù)調制階數的增加，系統的性能會(huì )有所下降，高階調制對系統硬件的要求會(huì )更高。圖2為使用Altera Quartus II 6.0仿真平臺的綜合工具得到的系統所占用的芯片資源情況。仿真所用的芯片與DE2開(kāi)發(fā)板上的芯片一致，均為Altera公司Altera CycloneII。因為對運算過(guò)程中涉及的乘法和復乘運算進(jìn)行了簡(jiǎn)化，并盡可能有效利用片內的定值模塊，極大地減少了資源消耗量。本文引用地址：http://dyxdggzs.com/article/191496.htm
本文首先提出了2發(fā)3收MIMO MC-CDMA基帶系統的系統聯(lián)合調試方案框架，使用硬件仿真MIMO信道模塊來(lái)實(shí)現發(fā)射機和接收機的連接，設計了跨6個(gè)時(shí)鐘域的系統時(shí)鐘管理單元來(lái)實(shí)現各個(gè)模塊之間的時(shí)鐘同步，并詳細介紹了時(shí)鐘管理單元的設計實(shí)現方法與功能仿真結果。對FPGA基帶系統進(jìn)行聯(lián)合調試，并與MATLAB仿真結果相比較，驗證了發(fā)射機和接收機的功能，并將整個(gè)基帶系統的RTL代碼成功下載到DE2開(kāi)發(fā)板的芯片上，調試成功。
參考文獻
[1] 劉寶琴.可編程邏輯器件及其應用[B].北京：清華大學(xué)出版社，1995.
[2] Cyclone III device handbook：cyclone III device family overview.American.Altera Corp，2008.
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