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基于FPGA的AD7862接口電路設計
作者：
時(shí)間：2010-12-22
來(lái)源：網(wǎng)絡(luò )
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2 接口電路程序設計
在本設計中用的是AD7862-10，采用高速轉換模式，典型轉換時(shí)序如圖2所示。
圖2中隊應的時(shí)間參數的要求如下表1所示。
從圖2的時(shí)序圖可以看出AD7862通過(guò)輸入脈沖信號CONVST啟動(dòng)轉換。在CONVST信號的下降沿，片上的兩個(gè)track／hold都同時(shí)的被設置為hold狀態(tài)，兩個(gè)通道開(kāi)始進(jìn)行轉換。轉換時(shí)鐘由內置的晶振提供。BUSY信號指示轉換結束，同時(shí)兩個(gè)通道的轉換結果可以被讀出。由AO的值來(lái)決定第一次讀取的值是VA1或者VB1，第二次讀取的是VA2或者VB2。當CS信號和RD信號為低時(shí)，數據被從12位的并行數據線(xiàn)上讀取。在高速轉換模式下，AD7862的轉換時(shí)間為3．6 us，track／hold收集時(shí)間為0．3 us。為了保證最佳轉換效果，在轉換期間和下一次轉換開(kāi)始前300 ns不能進(jìn)行讀取操作。
上述的時(shí)序圖對應為先讀取VA1和VA2，然后在讀取VB1和VB2，對應的信號AO首先被設為低電平，然后被拉為高電平。在設計驅動(dòng)電路的過(guò)程中，一定要保證設計的時(shí)序滿(mǎn)足上述時(shí)序參數的要求，不然就有可能發(fā)生采樣不準，出錯。
結合AD7862的轉換速度，FPGA選擇1O MHz的處理時(shí)鐘。對于整個(gè)轉換過(guò)程的控制用一個(gè)狀態(tài)機來(lái)完成，狀態(tài)機分為12個(gè)狀態(tài) (idie，convert1，busy1，reada1，wait1，reada2，swapchna1，convert2，busy2，readb1，wait2，readb2)，其中idle狀態(tài)為空閑等待轉換狀態(tài)；convertl指示第一次轉換啟動(dòng)狀態(tài)；busyl指示第一次轉換狀態(tài)；resdal狀態(tài)下讀取 VA1；waitl狀態(tài)為讀取VA1和VA2之間的等待狀態(tài)；reada2狀態(tài)下讀取VA2；swapchnal狀態(tài)指示交換到另一個(gè)通道進(jìn)行轉換；convert2指示第二次轉換啟動(dòng)狀態(tài)；剩余狀態(tài)和前面的類(lèi)似，只不過(guò)是針對VB1和VB2而言。設計代碼如下(只描述VA1和VA2的部分，剩下的類(lèi)似)：
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