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脈沖壓縮原理及FPGA實(shí)現
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時(shí)間：2010-12-23
來(lái)源：網(wǎng)絡(luò )
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3 64階匹配濾波器設計及仿真
由于匹配濾波器就是有限脈沖響應濾波器，具有線(xiàn)性特性，所以通過(guò)低階濾波器的直接級聯(lián)相加就可以實(shí)現高階濾波器，前一個(gè)濾波器的移位數據y_out作為下一個(gè)濾波器模塊信號的輸入，每個(gè)濾波器模塊都與4階FIR設計相同，只需根據不同系數更改查找表中的數據。
在64階匹配濾波器設計中，先用16個(gè)4階的FIR濾波器級聯(lián)成一個(gè)64階的FIR濾波器，然后再用4個(gè)64階的FIR濾波器組成一個(gè)64階的匹配濾波器，即64階的脈沖壓縮濾波器。64階脈沖壓縮濾波器的邏輯設計如圖5所示。
邏輯設計是以Altera公司的cycloneⅡ系列EP2C70為平臺，在QuartusⅡ軟件中利用VHDL語(yǔ)言和原理圖進(jìn)行邏輯設計，頂層為原理圖，底層為VHDL文件。圖5中，fir64模塊為匹配濾波器實(shí)部對應的64階濾波器，fir64I模塊為匹配濾波器虛部對應的64階濾波器，輸出為16 位的I、Q兩路信號。由Matlab軟件仿真出來(lái)的匹配濾波器的系數全部是小數，然后進(jìn)行歸一化處理后得到匹配濾波系數。脈沖壓縮加權不涉及硬件規模的增加，只是對其系數乘以一個(gè)適當的加權函數，在實(shí)際的編程實(shí)現過(guò)程中與不加權的處理方法是完全一致的。
對該匹配濾波器進(jìn)行波形仿真，輸入為12位的有符號數據，系數為12位有符號數據，輸出為16位有符號數據。由于匹配濾波器做的是64×64點(diǎn)的卷積，所以輸出數據為64+64-1=127個(gè)。由于仿真數據較多，只給出了部分仿真結果，如圖6所示。
4 結語(yǔ)
仿真分析表明，脈壓輸出的實(shí)際值與Matlab仿真值十分接近，其誤差是由量化所產(chǎn)生的，系統具有很高的精度。通過(guò)仿真分析整個(gè)設計，可得出利用基于分布式算法能夠大大減少數字脈沖壓縮的運算量，減少FPGA的資源消耗。另外還可以根據不同的需求，增加脈沖壓縮階數，更高階數的脈沖壓縮實(shí)現方法與64階的完全一致。由于匹配濾波器的系數對稱(chēng)，所以可采用線(xiàn)性相位FIR濾波器在FPGA中的實(shí)現算法，這樣同等性能的濾波器設計可減小一半的硬件規模，這樣就會(huì )節省更多的邏輯單元，實(shí)現更多的功能。
本文引用地址：http://dyxdggzs.com/article/191422.htm
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