基于FPGA的CCD相機時(shí)序發(fā)生器的設計
加入技術(shù)交流群
4 用 FPGA器件實(shí)現科學(xué)級CCD相機時(shí)序發(fā)生器
FPGA－現場(chǎng)可編程門(mén)陣列技術(shù)是二十年前出現，而在近幾年快速發(fā)展的可編程邏輯器件技術(shù)。這種基于EDA技術(shù)的芯片正在成為電子系統設計的主流。大規?？删幊踢壿嬈骷﨔PGA是當今應用最廣泛的可編程專(zhuān)用集成電路（ASIC）。設計人員利用它可以在辦公室或實(shí)驗室里設計出所需的專(zhuān)用集成電路，從而大大縮短了產(chǎn)品上市時(shí)間，降低了開(kāi)發(fā)成本。此外，FPGA還具有靜態(tài)可重復編程和動(dòng)態(tài)在系統重構的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改。因此，FPGA技術(shù)的應用前景非常廣闊。
XC2VP20-FF1152 是Xilinx 公司推出的Virtex-II Pro 系列的FPGA，它內部有豐富的資源［5］，包括8 個(gè)數字時(shí)鐘管理器（DCM），290Kbits 的分布RAM，88×16kByte 的Block RAM，88 個(gè)18×18 的專(zhuān)用乘法器（Dedicated Multipliers）單元，2 個(gè)PowerPC405 內核，564 個(gè)可配置I/O 引腳達（最多276 對差分I/O，速度高達3.125Gbps），最高內部工作頻率420MHz。
4.2 基于FPGA的科學(xué)級CCD相機時(shí)序發(fā)生器的設計與仿真
IL-E2型TDI-CCD的像元數有每行512，1024和2048三種，本文以2048像元數為例設計時(shí)序電路。2048為有效像元數，由于每行有5個(gè)隔離像元，4個(gè)暗參考像元，故設計中要保證最少使每行輸出2057個(gè)像元，也就是使每個(gè)行周期內最少有2057個(gè)CR1、CR2、RST驅動(dòng)脈沖。每行除了2057個(gè)像元驅動(dòng)脈沖以外，其余為空驅動(dòng)脈沖?？镇寗?dòng)脈沖數越多，行周期時(shí)間越長(cháng)，CCD曝光積分時(shí)間越長(cháng)，靈敏度相應提高，但過(guò)長(cháng)的曝光積分時(shí)間會(huì )使CCD輸出飽和失真，故空驅動(dòng)脈沖數目不易過(guò)多。積分時(shí)間和像元移位讀出時(shí)鐘頻率是CCD時(shí)序電路的設計依據。在工程應用中，我們根據技術(shù)指標要求，算出行積分時(shí)間即行周期（T）為0.365ms，以此確定合適的系統主時(shí)鐘。驅動(dòng)時(shí)序用超高速集成電路硬件描述語(yǔ)言（VHDL）編寫(xiě)，程序主要包括：（1）調用所需的庫函數和程序包；（2）定義輸入和輸出端口；（3）用計數器對輸入的系統主時(shí)鐘進(jìn)行分頻。（4）驅動(dòng)時(shí)序信號的產(chǎn)生和輸出。由XILINX公司的設計軟件ISE6.2對XC2VP20-FF1152器件進(jìn)行時(shí)序設計，通過(guò)時(shí)序仿真與工程應用驗證了能完成上述所有功能。系統邏輯功能時(shí)序仿真波形如圖4所示
圖4時(shí)序發(fā)生器時(shí)序仿真圖
5 結束語(yǔ)
本文的創(chuàng )新是采用FPGA 器件設計科學(xué)級CCD相機時(shí)序發(fā)生器， 使得電路由原來(lái)復雜的設計變成主要只用一片XILINX公司的可編程器件XC2VP20-FF1152來(lái)實(shí)現。獨立的單元測試與系統聯(lián)調結果均表明： 采用現場(chǎng)可編程門(mén)陣列（FPGA） 技術(shù)實(shí)現CCD相機時(shí)序發(fā)生器， 可使電路成倍簡(jiǎn)化，提高了系統的集成度，時(shí)序發(fā)生器抗干擾能力也增強了，其功耗也成倍降低，從而實(shí)現了科學(xué)級CCD 相機工作時(shí)的高可靠性、穩定性，同時(shí)還使設計與調試周期成倍縮短。該設計方案為T(mén)DI-CCD在科學(xué)級CCD相機中的應用開(kāi)拓了更加廣闊的前景。
評論