多通道頻率檢測技術(shù)的FPGA實(shí)現
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3 實(shí)現方案
本設計選用的FPGA芯片是Xilinx公司的Virtex-4SX55，該芯片時(shí)鐘資源豐富，算術(shù)運算單元和專(zhuān)用存儲模塊以及可配置邏輯的使用都很靈活，非常適合當前信號處理系統的功能實(shí)現。因此，根據圖2所示的結構，就可以得到一種基于DFT多相濾波器組的信道化解決方案，其具體實(shí)現結構如圖4所示。本文引用地址：http://dyxdggzs.com/article/191272.htm
圖4所示結構由延時(shí)器、系數存儲器、乘加器和FFT組成。其中延遲器可實(shí)現對輸入數據32個(gè)周期的延時(shí)，存儲器用于存儲濾波器系數。下面對該結構中幾個(gè)主要組成模塊的實(shí)現及仿真結果進(jìn)行介紹。
3．1 延時(shí)器的實(shí)現
本延時(shí)器采用FPGA提供的專(zhuān)用存取模塊FIFO來(lái)實(shí)現32周期延時(shí)，其架構體系如圖5所示。圖中，每個(gè)延遲單元即是一個(gè)FIFO模塊，FIFO的數據輸出特點(diǎn)為先入先出。在本設計中，第一級延遲器的輸出數據將作為下一個(gè)延遲器的輸入數據，就相當于第一級FIFO的數據按先進(jìn)先出的順序依次向第二級FIFO壓入，相鄰兩級的將滿(mǎn)標志與讀使能信號進(jìn)行握手協(xié)議，從而實(shí)現數據的延遲輸出。這樣，設計8個(gè)同樣結構的FIFO并進(jìn)行串行級聯(lián)，即可滿(mǎn)足該結構的設計要求。
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