優(yōu)化FIR數字濾波器的FPGA實(shí)現
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如果只有個(gè)數不多的數據相加時(shí)，采用CSA器件不管是在電路面積和時(shí)序特性上都沒(méi)有優(yōu)勢。但當多個(gè)數據相加時(shí)，CSA加法器就能在電路面積和時(shí)序特性上體現出它的優(yōu)越性。樹(shù)型加法器結構的關(guān)鍵特性在于利用不規則的樹(shù)形結構對所有的準備好輸入數據的運算及時(shí)并行處理，大大節省了計算延時(shí)，尤其是在多個(gè)數相加的情況下；缺點(diǎn)是其邏輯結構形式不規整，在VLSI設計中對布局布線(xiàn)的影響較大。本文用CSA加法器為單元組成樹(shù)型結構，設計出一種如圖4所示的快速加法器結構。由CSA加法器樹(shù)組成的樹(shù)型加法器中調用5個(gè)CSA加法器和一個(gè)普通加法器。R(0)～R(15)為前一級乘法器的16個(gè)輸出。在整個(gè)加法過(guò)程中，CSA加法器在電路實(shí)現上本身就具備快速、面積小的特點(diǎn)，再加上樹(shù)型結構的特點(diǎn)，使整個(gè)加法器在實(shí)現速度上進(jìn)一步提升。同時(shí)整個(gè)加法過(guò)程能夠滿(mǎn)足最嚴格的時(shí)序要求，因為CSA電路只在最后的時(shí)間內執行進(jìn)位加法，也就是由構成樹(shù)的最后一級的Normal Adder(進(jìn)位加法器)執行進(jìn)位加法。通常在大部分的應用上會(huì )有一段足夠的時(shí)間允許執行進(jìn)位加法的時(shí)間延遲。本文引用地址：http://dyxdggzs.com/article/191217.htm
4 結語(yǔ)
本文以FIR在FPGA中的實(shí)現結構為基礎，研究了提高乘法器性能的途徑，并實(shí)現了Booth算法的乘法器，此算法保證高速的前提下，縮小了硬件規模，使得該乘法器的設計適合工程應用及科學(xué)計算，在加法器實(shí)現上提出了一種結合了CSA加法器和樹(shù)型結構的新型實(shí)現結構。利用以上兩部分，成功設計了一個(gè)16階FIR濾波器，并且達到了高速的目的，但在實(shí)現面積上還有待優(yōu)化。
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