基于FPGA短波差分跳頻信號發(fā)生器的設計與實(shí)現

m序列的兩位控制數可以表示為m2m1，則整個(gè)頻率集肚的跳變規律描述如下：
設傳輸的數據經(jīng)編碼后為D2D1，當前頻點(diǎn)為q，則下一跳頻點(diǎn)q’為：

在滿(mǎn)足表2控制關(guān)系的基礎上，如果第刀跳與第n-2跳的頻點(diǎn)相同，則放棄當前m序列的控制作用，將跳頻子集變換，用(q’+N／4)modN代替q’的值。

2 短波差分跳頻系統的信號發(fā)生器的設計
2．1 短波差分跳頻信號發(fā)生器的整體設計
差分跳頻信號發(fā)生器的功能為根據傳輸信息數據、前一跳的差分跳頻信號頻率控制字、m序列和G函數規則產(chǎn)生當前跳的跳頻頻率控制字，由跳頻的頻率控制字來(lái)控制數字頻率合成器，產(chǎn)生對應頻率的數字差分跳頻信號，最后通過(guò)DA轉換模塊變?yōu)槟M差分跳頻信號輸出。
根據差分跳頻信號產(chǎn)生模塊的功能，并結合FPGA平臺的器件特性，設計的短波差分跳頻信號發(fā)生器的整體結構如圖3所示。

從圖3可以看出差分跳頻信號發(fā)生器共包含6個(gè)關(guān)鍵模塊：DCM模塊、G函數運算模塊、頻率控制字解析模塊、數字頻率合成模塊、單頻數字載波提取模塊和DA轉換模塊。各模塊相互協(xié)作，共同實(shí)現差分跳頻系統信號發(fā)生器的功能。其中，DCM模塊為其他各模塊、各單元提供不同的時(shí)鐘驅動(dòng)；DA轉換模塊將數字差分跳頻信號變?yōu)槟M差分跳頻信號輸出。其他關(guān)鍵模塊的設計將在下一節做詳細講述。
2．2 短波差分跳頻信號發(fā)生器的關(guān)鍵模塊設計
2．2．1 G函數運算模塊
G函數運算模塊共包括5個(gè)功能單元：串并轉換單元、m序列產(chǎn)生單元、m序列控制單元、G函數運算單元和G函數校驗單元。
串并轉換單元對輸入數據進(jìn)行處理，由于數據每次只有1bit輸入，因此輸入數據經(jīng)串并轉換單元后，可以變?yōu)槊看蝹鬏?bits或4bits數據。
m序列生成單元利用多級線(xiàn)性反饋移位寄存器生成m序列。
m序列控制單元將每次選取m序列的兩個(gè)最高位作為m序列控制位，控制差分跳頻信號頻率控制字所在的子集。
G函數運算單元根據G函數規則、m序列的兩位控制位、傳輸的數據信息以及前一跳的跳頻頻率控制字，產(chǎn)生當前跳的跳頻頻率控制字。
G函數校驗單元判斷第n跳和n-2跳的跳頻頻率控制字是否相同，如果相同，則放棄當前m序列的控制作用，將跳頻子集變換，用另一個(gè)規則產(chǎn)生當前跳的跳頻頻率控制字。
2．2．2 數字頻率合成模塊
數字頻率合成子模塊共包含8個(gè)數字頻率合成器，用來(lái)產(chǎn)生不同頻率的數字載波信號。差分跳頻信號產(chǎn)生邏輯控制模塊根據差分跳頻信號頻率控制字產(chǎn)生對應數字頻率合成單元的控制信號，為節省輸入輸出端口，在控制信號和時(shí)鐘驅動(dòng)信號的控制下，1個(gè)數字頻率合成單元產(chǎn)生的不同頻率的數字載波信號經(jīng)過(guò)時(shí)鐘交疊合并為一路數字信號，同時(shí)生成一個(gè)通道交互信號，差分跳頻信號產(chǎn)生邏輯控制子模塊根據頻率控制字所指定的單一頻率的數字載波信號所在通道，按通道交互信號進(jìn)行單一頻率數字載波信號的提取。
2．2．3 頻率控制字解析模塊和單頻數字載波提取模塊
頻率控制字解析單元在輸入時(shí)鐘的控制下，將頻率控制字解析，產(chǎn)生數字頻率合成器選擇控制信號和通道選擇控制信號，同時(shí)將通道選擇控制信號發(fā)送給數字載波信號合并控制單元。數字載波信號合并控制模塊通過(guò)通道交互信號、數字頻率合成模塊輸出的數字信號和通道選擇控制信號，在時(shí)鐘的驅動(dòng)下，將數字載波信號合并為一路信號輸出。最后將數字信號輸出發(fā)送給DA轉換模塊，將其變?yōu)槟M信號。