IIR數字濾波器設計-在FPGA上實(shí)現任意階IIR數字濾波

此結構既可以接收串行輸入的數據，也可以接收并行輸入的數據，通過(guò)SEL進(jìn)行設置。外部CPU可以通過(guò)READ信號來(lái)訪(fǎng)問(wèn)濾波器的計算結果，另外，外部CPU也可以通過(guò)地址總線(xiàn)A[3:0]對內部的存儲器進(jìn)行訪(fǎng)問(wèn)，用WRITE信號對濾波器系數進(jìn)行寫(xiě)操作，這樣外部CPU就可以根據自己的需要對濾波器進(jìn)行配置，靈活地實(shí)現各種功能。 各信號的含義如下：

CLK：系統時(shí)鐘；
RES：異步全局復位信號，低有效；
SDATA：串行輸入數據；
PDATA：并行輸入數據；
SEL：設置輸入數據為并行還是串行；
READ：讀信號，低有效；
WRITE：寫(xiě)信號，低有效；
SRES：同步復位信號，高有效；
CLKI：外部CPU時(shí)鐘；
A[3:0]：外部CPU訪(fǎng)問(wèn)內部寄存器的地址總線(xiàn)；
OUT：輸出數據。

內部算術(shù)與邏輯單元是整個(gè)濾波器的核心，它的結構如圖4所示。

計算過(guò)程是，X、Y為輸入數據，通過(guò)選擇器進(jìn)入乘法器，算術(shù)與邏輯單元從系數ROM中讀取濾波器的系數用以輸入數據相乘，相乘的結果與前一步的結果相加進(jìn)入累加器，累加器讀取上一步計算的中間結果A并計算，最后將此步計算的結果M存入到RAM中去。

結語(yǔ)

本文介紹了一種采用級聯(lián)結構在FPGA上實(shí)現IIR數字濾波器的方法。在實(shí)際使用中，可以根據不同精度要求，方便地對該IIR濾波器進(jìn)行修改以滿(mǎn)足不同的指標要求，靈活地組成任意階不同類(lèi)型的濾波器。同時(shí)，在系統運行中，外部CPU可以靈活修改濾波器系數，改變?yōu)V波器的頻率響應，滿(mǎn)足特定的應用要求。