賽靈思 Vivado 設計套件常見(jiàn)問(wèn)題

Vivado仿真器與ISim有什么不同？

Vivado仿真器采用全新的引擎，緊密集成于VivadoIDE中。該引擎的速度比ISim快3倍，而占用的存儲器容量卻僅為一半。它完全集成于VivadoIDE，能夠通過(guò)Tcl更好地控制仿真器操作。

Vivado仿真器能否使舊版架構設計符合7系列要求？

一般說(shuō)來(lái)，賽靈思建議用戶(hù)采用原生架構。不過(guò)Vivado支持舊版架構的程度與ISE針對所有Virtex級別器件的支持相同。

Vivado仿真器是否支持VHDL和Verilog的時(shí)序仿真？

Vivado僅為Verilog的時(shí)序仿真提供支持。但是Vivado可為Verilog和VHDL以及混合語(yǔ)言提供功能仿真支持。

Vivado為什么不支持VHDL時(shí)序仿真？

VHDL時(shí)序仿真是基于VITAL的仿真，該標準速度很慢，限制性較大，且已長(cháng)期未進(jìn)行更新。

客戶(hù)能否用Mentor、Synopsys、Cadence和Aldec編譯賽靈思仿真庫？

可以。Vivado設計套件可提供名為compxlib的TCL命令以編譯仿真庫。

Vivado仿真器是否支持SystemVerilog或硬件協(xié)仿真？

我們計劃在今后發(fā)布的軟件版本中為二者提供支持。