用ARM對FPGA進(jìn)行配置的原理與方法

0引言

基于SRAM工藝FPGA在每次上電后需要進(jìn)行配置，通常情況下FPGA的配置文件由片外專(zhuān)用的EPROM來(lái)加載。這種傳統配置方式是在FPGA的功能相對穩定的情況下采用的。在系統設計要求配置速度高、容量大、以及遠程升級時(shí)，這種方法就顯得很不實(shí)際也不方便。本文介紹了通過(guò)ARM對可編程器件進(jìn)行配置的的設計和實(shí)現。

1 配置原理與方式

1.1配置原理

在FPGA正常工作時(shí)，配置數據存儲在SRAM單元中，這個(gè)SRAM單元也被稱(chēng)為配置存儲器(Configuration RAM)。由于SRAM是易失性的存儲器，因此FPGA在上電之后，外部電路需要將配置數據重新載入到片內的配置RAM中。在芯片配置完成后，內部的寄存器以及I/O管腳必須進(jìn)行初始化。等初始化完成以后，芯片才會(huì )按照用戶(hù)設計的功能正常工作。

1.2配置方式

根據FPGA在配置電路中的角色，其配置數據可以使用3種方式載入到目標器件中:

·FPGA主動(dòng)(Active)方式;

·FPGA 被動(dòng)(Passive)方式;

·JTAG 方式;

在FPGA 主動(dòng)方式下，由目標FPGA來(lái)主動(dòng)輸出控制和同步信號(包括配置時(shí)鐘)給專(zhuān)用的一種串行配置芯片，在配置芯片收到命令后，就把配置數據發(fā)到FPGA，完成配置過(guò)程。在被動(dòng)方式下，由系統中的其他設備發(fā)起并控制配置過(guò)程，FPGA只輸出一些狀態(tài)信號來(lái)配合配置過(guò)程。被動(dòng)方式包括被動(dòng)串行PS(Passive Serial )、快速被動(dòng)并行FPP(Fast Passive Parallel)、被動(dòng)并行同步PPS(Passive Parallel Serial)、被動(dòng)并行異步PPA(Passive Parallel Asynchronous)、以及被動(dòng)串行異步PSA(Passive Serial Asynchronous)。JTAG是IEEE 1149.1邊界掃描測試的標準接口。從JTAG接口進(jìn)行配置可以使用Altera的下載電纜，通過(guò)Quartus工具下載，也可以采用微處理器來(lái)模擬 JTAG時(shí)序進(jìn)行配置。

2硬件電路設計

AT91ARM9200對EP1C6配置的硬件電路示意圖如圖1所示。

在配置FPGA時(shí)，首先需要將年nCONFIG拉低(至少40us), 然后拉高。當nCONFIG被拉高后，FPGA的nSTATUS也將變高，表示這時(shí)已經(jīng)可以開(kāi)始配置，外部電路就可以用DCLK的時(shí)鐘上升沿一位一位地將配置數據寫(xiě)進(jìn)FPGA中。當最后一個(gè)比特數據寫(xiě)入以后，CONFIG_DONE管腳被FPGA釋放，被外部的上拉電阻拉高，FPGA隨即進(jìn)入初始化狀態(tài)。

圖 1 ARM配置FPGA電路原理圖

3軟件設計

本文在設計時(shí)使用Linux系統，軟件編寫(xiě)和調試是在A(yíng)DS 下。主要程序如下：