基于FPGA的OLED真彩色顯示的設計方案簡(jiǎn)述

數字驅動(dòng)電路的困難在于工作頻率比模擬驅動(dòng)電路高得多，現階段較為實(shí)用的灰度調制方法主要有兩種。一種是脈寬調制法，即對驅動(dòng)脈沖實(shí)現占空比的控制; 另一種方法是子場(chǎng)控制法，這種方法將發(fā)光時(shí)間按1∶ 2∶ 4∶ 8∶ …劃分為若干個(gè)子場(chǎng)，不同的子場(chǎng)導通組合，就能實(shí)現不同的灰度等級。但采用脈寬調制法，其時(shí)序復雜，要求顯示屏有較高響應速度; 而采用子場(chǎng)法要求驅動(dòng)頻率較高，對高灰度級的實(shí)現難度大。

考慮到幀頻與OLED 屏體顯示效率的折中，使驅動(dòng)電路工作頻率在一個(gè)合理水平，在脈寬調制和子場(chǎng)原理的基礎上，對這兩種方法進(jìn)行優(yōu)化，256 級灰度采用通過(guò)對圖像數據按位分時(shí)顯示的方法實(shí)現，即對輸入的8 bit 像素信號RGB,通過(guò)給每種顏色字節的不同位分配不同的顯示時(shí)間達到灰度顯示的目的，使每位的顯示時(shí)間為128∶ 64∶ 32∶ 16∶ 8∶ 4∶ 2∶ 1,利用其組合可以得到256 級灰度顯示所對應的子像素發(fā)光時(shí)間，實(shí)現視覺(jué)上的256 級灰度即1 667 萬(wàn)色顯示，以實(shí)現高質(zhì)量的顯示畫(huà)面。

為實(shí)現256 級灰度，將一個(gè)像素點(diǎn)的掃描時(shí)間分成19 個(gè)單位時(shí)間t,8 bit 灰度數據q[7: 0]從高位到低位所占的時(shí)間分別為8t,4t,2 t,t,t,t,t,t.為使不同位顯示時(shí)間成一定比例，從q[3]開(kāi)始引入t /2 的消影時(shí)間，q[2]引入t /4 的消影時(shí)間，d[1]引入t /8 的消影時(shí)間，d[0]引入t /16 的消影時(shí)間，如圖2 所示，由控制電路產(chǎn)生消隱信號進(jìn)行消隱。由此計算OLED 屏亮度百分比λ = ( 8 + 4 + 2 + l + 1 /2 + 1 /4 + 1 /8 + 1 /16 ) /19 = 83. 9%.

1. 3 FPGA 控制器

利用FPGA 的處理速度和數據寬度高的優(yōu)勢以及芯片中可利用的豐富資源，為分辨率為480 × RGB ×640 的OLED 顯示屏設計了外圍驅動(dòng)控制電路。其主要作用是向OLED 顯示屏提供掃描控制信號及進(jìn)行OLED 顯示數據的數字信號處理。

根據OLED 顯示屏周邊接口的結構和特性，利用FPGA 芯片為其設計外圍的驅動(dòng)控制系統，為OLED 屏提供控制信號以及傳輸所要顯示的數據信號。

如圖3 所示，經(jīng)解碼后的圖像數據存入FIFO( First In First Out) 緩存中，在主時(shí)鐘的控制下，FIFO中的圖像數據將被載入到一個(gè)16 × 8 的數據裝載寄存器，當這16 個(gè)8 位數據裝載寄存器裝滿(mǎn)時(shí)，將被一個(gè)144 位的鎖存器鎖存，等待進(jìn)入D/A 轉換模塊; 同時(shí)FPGA 控制器還將在主時(shí)鐘的控制下產(chǎn)生行列移位時(shí)鐘和行列掃描起始脈沖，產(chǎn)生的時(shí)鐘和脈沖進(jìn)入DC -DC 轉換模塊。

圖3 FPGA 控制器結構框圖。

1. 4 各種控制信號周期及頻率

為使FPGA 控制器能工作于一個(gè)合理的驅動(dòng)頻率以及提高顯示屏的亮度，在結構上采用標準單元塊的形式。對于分辨率480 × 3 × 640 的顯示屏，以8 × 16個(gè)顯示像素燈管構成一個(gè)單元塊，將480 × 3 行分組組合成為90 個(gè)塊( Block) ,即每塊由一組列信號同時(shí)驅動(dòng)16 行像素。設計列掃描驅動(dòng)電路時(shí)，將640 列電極分組組合成為80 個(gè)塊( Block) ,每個(gè)塊并行驅動(dòng)8 列像素。

OLED 顯示屏的刷新頻率是60 Hz /s,即顯示一幀圖像的時(shí)間為1 /60 s,設為T(mén),所以，行掃描起始信號stx 的周期T 為16 667 μs,占空比為1∶ 90; 因為OLED顯示屏480 × 3 行電極分組組合成為90 個(gè)Block,所以每一塊的選通時(shí)間為T(mén) /90,即185. 185 μs.而cpx 和cpbx 是一對反相不交疊的脈沖信號，占空比為50%,在脈沖信號的高電平和低電平時(shí)，都有一個(gè)Block 行像素被選通，即在cpx 和cpbx 一個(gè)周期內有兩個(gè)Block 行像素被選通，所以行掃描驅動(dòng)脈沖cpx 和cpbx的周期為T(mén) /45,即370. 370 μs.

同理，OLED 顯示屏的列被分為80 個(gè)Block,每個(gè)列Block 的選通時(shí)間為2. 315 μs,列掃描起始信號sty的周期為185. 185 μs,占空比為1 ∶ 80.列驅動(dòng)脈沖cpy 和cpby 亦是一對反相不交疊的脈沖信號，占空比為50%,在脈沖信號的高電平和低電平時(shí)，都有一個(gè)Block 被選通。由于每個(gè)列Block 的選通時(shí)間為2. 315 μs,所以列掃描驅動(dòng)脈沖cpy 和cpby 的周期為4. 630 μs.

在每個(gè)列Block 選通期間，從FIFO 中并行讀出的8 個(gè)8 bit 數據進(jìn)入數據鎖存器鎖存。在每個(gè)BLOCK選通期間都將進(jìn)行一次數據的鎖存，所以數據鎖存信號Lock 的周期為2. 315 μs.因為當16 個(gè)8 位的數據裝載寄存器都載滿(mǎn)數據的時(shí)候才進(jìn)行這144 個(gè)數據的鎖存，所以16 位移位寄存器時(shí)鐘clk _reg 的周期為0. 145 μs.從FIFO 中讀出數據的速度必須和向數據裝載寄存器中裝載數據的速度一致，則FIFO 的讀時(shí)鐘clk _ fifo 的周期也為0. 145 μs.對0. 15 μs( 6. 896 MHz) 進(jìn)行近似為7 MHz,所以令系統的基本時(shí)鐘為14 MHz,由FPGA 外部晶振產(chǎn)生。讀時(shí)鐘為基本時(shí)鐘的二分頻。

1. 5 FPGA 工作流程

FPGA 處理器是設計的核心部分，其工作流程為，在每個(gè)clk_fifo 時(shí)鐘周期下，從8 個(gè)FIFO 緩存中并行讀出8 個(gè)8 bit 像素數據，在時(shí)鐘clk_reg 上升沿到來(lái)時(shí)， 16 位移位寄存器發(fā)生移位，它的輸出端接16 個(gè)8位數據裝載寄存器的片選端，這樣16 個(gè)8 位數據裝載寄存器逐個(gè)被選通，此時(shí)這些數據就可以載入到16 個(gè)8 位數據裝載寄存器中，這16 個(gè)8 位寄存器的輸出端接在144 位鎖存器的輸入端上。16 個(gè)時(shí)鐘clk_reg 上升沿過(guò)后， 16 個(gè)8 位數據裝載寄存器都將依次被裝載滿(mǎn)，此時(shí)數據鎖存信號Lock 到達，將144 個(gè)數據鎖存到144 位數據鎖存器中，然后這些數據進(jìn)入到DA 轉換模塊，轉換成16 路模擬量，送至OLED 顯示屏，完成一個(gè)Block 數據的載入。

在列掃描驅動(dòng)脈沖cpy 和cpby 的控制下，80 個(gè)Block 依次被選通，在每一Block 被選通期間，都將進(jìn)行一次144 個(gè)數據的移位寄存和鎖存，當80 個(gè)Block都鎖存完之后，一行數據的載入也就完成了。當第一行的80 個(gè)Block 數據顯示完畢后，列掃描起始信號sty過(guò)來(lái)，又開(kāi)始從第一列掃描，與此同時(shí)，在行掃描驅動(dòng)脈沖cpx 和cpbx 的作用下，第二行像素被選通，所以，這時(shí)將進(jìn)行第二行的1 到80 個(gè)Block 的數據載入，以此類(lèi)推，直到90 行數據都顯示完畢之后，行掃描起始信號stx 到來(lái)，重新選通第一行，循環(huán)往復，一幀幀地顯示數據。