提升芯片投制設計的進(jìn)度估算的方法

專(zhuān)注于發(fā)展及推行新技術(shù)、新（芯片）產(chǎn)品。至于二線(xiàn)業(yè)者則在各方面均介于一線(xiàn)與三線(xiàn)之間，包括規模性、（芯片）產(chǎn)品成熟性、產(chǎn)品線(xiàn)的廣度等等。請參考如下的表1，該表顯示出一線(xiàn)、二線(xiàn)、三線(xiàn)業(yè)者在芯片投制項目上的相關(guān)信息。

表1 從最終定案的netlist到產(chǎn)生GDSII的設計時(shí)間表

表1

從表中可知，一線(xiàn)、二線(xiàn)、三線(xiàn)業(yè)者從netlist到tapeout（指正式將芯片設計交由晶圓廠(chǎng)生產(chǎn)成芯片）的天數分別為31天、45天、61天。其中一線(xiàn)與三線(xiàn)間有較大的差異，此差異大于一線(xiàn)與二線(xiàn)間的差異，也大于三線(xiàn)與二線(xiàn)間的差異。而較大的差異性也意味著(zhù)個(gè)中的分析將能有較大且確切的斬獲，因此以下本文將特別聚焦在一線(xiàn)與三線(xiàn)間的分析比較。

上表的數據也顯示，芯片投制設計項目的復雜度，極大程度取決于平均門(mén)數、平均存儲器位數、平均時(shí)鐘頻率等，關(guān)于此無(wú)論是一線(xiàn)、二線(xiàn)、三線(xiàn)業(yè)者均是相同的。

在平均門(mén)數方面，三線(xiàn)業(yè)者的用量較一線(xiàn)多出11%，若將此進(jìn)行線(xiàn)性擴展對應，則會(huì )多增加3天的開(kāi)制工程時(shí)間。平均存儲器位數方面也是一線(xiàn)與三線(xiàn)間有所差異，不過(guò)，存儲器個(gè)數（memory instance count）的差異所造成的影響，與內存在電路布局、芯片面積等方面的影響相比相對較小。即便如此，對三線(xiàn)業(yè)者的投制項目而言，所增加的電路布局上的工作及執行投制設計的軟件工具運作時(shí)間等，也只會(huì )在整個(gè)項目中多增加幾天時(shí)間而已。

在頻率頻率方面，一線(xiàn)業(yè)者的平均頻率與三線(xiàn)業(yè)者的平均頻率相比，約僅高出8%，由于差異太小，難以看出是否此為影響投制進(jìn)度時(shí)間的主要因素。另外，一線(xiàn)業(yè)者使用較先進(jìn)的制程節點(diǎn)技術(shù)，如此會(huì )增加設計后的驗證心力，進(jìn)而略增投制時(shí)間，不過(guò)使用舊制程的三線(xiàn)業(yè)者也會(huì )為了讓芯片有較佳的頻率表現而進(jìn)行時(shí)序收斂（timing closure）的挑戰性設計，此亦同樣會(huì )略增投制時(shí)間?？傮w來(lái)說(shuō)，一線(xiàn)與三線(xiàn)在投制設計上的差異太小，無(wú)法從中解釋為何一線(xiàn)與三線(xiàn)間有長(cháng)達30天的項目進(jìn)度落差。

表1的所有數據都來(lái)自同一家無(wú)晶圓廠(chǎng)的芯片投制商，所以表中的所有投制項目用的都是同一種設計方法、同一種設計流程，在邏輯閘用量上、電路配布的密度目標等也都是相近。進(jìn)一步的，參與、投入投制設計的設計工作者的能力水平，以及由工作者構成的設計團隊等也都類(lèi)似，而管理各設計團隊的則是同一組總項目管理團隊。

管理團隊追查所有芯片投制設計的主要設計復雜性部份，也追查一線(xiàn)與三線(xiàn)的芯片實(shí)現差異性等，均因差異過(guò)小而難以解釋為何項目進(jìn)度時(shí)間有如此大的落差。唯一可解釋的是一線(xiàn)、三線(xiàn)業(yè)者所交付的定案版netlist有極大的不同，進(jìn)而導致后續投制進(jìn)度時(shí)間的大落差。因此接下來(lái)將探討一線(xiàn)與三線(xiàn)芯片設計商的設計工程團隊，試圖了解其是否為導致項目時(shí)程差異的主因。