基于CPLD的雙口模塊設計

摘要：文章介紹了設計Multibus雙口模塊的方法。通過(guò)采用CPLD技術(shù)來(lái)實(shí)現模塊內部邏輯，簡(jiǎn)化了模塊的邏輯電路設計，提高了整個(gè)模塊的穩定性和可靠性。達到了優(yōu)化傳統Multibus總線(xiàn)模塊采用邏輯門(mén)電路和觸發(fā)器來(lái)實(shí)現內部邏輯的目的。
關(guān)鍵詞：Multibus總線(xiàn)；復雜可編程邏輯器件；雙口RAM

0 引言
Multibus總線(xiàn)自1974年INTEL公司推出以來(lái)，以其自身支持集中式并行多處理、可靠性、抗干擾能力強等特點(diǎn)被廣泛應用于工業(yè)控制領(lǐng)域和國防建設領(lǐng)域。但隨著(zhù)電子計算機技術(shù)的飛速發(fā)展，電子器件自身工藝、信號完整性等各方面不斷提高，早期設計的Multibus總線(xiàn)模塊通過(guò)邏輯門(mén)電路和觸發(fā)器來(lái)實(shí)現內部邏輯的方法顯然已經(jīng)不能滿(mǎn)足要求。隨著(zhù)EDA技術(shù)的廣泛應用，CPLD技術(shù)己成為現代數字系統設計的主要手段，CPLD的時(shí)鐘延遲可達到ns級，結合其并行工作方式，在超高速、實(shí)時(shí)測控方面有非常廣闊的應用前景。并且CPLD具有高集成度、高可靠性，幾乎可將整個(gè)設計系統下載于同一芯片中，實(shí)現所謂片上系統，從而大大縮小其體積。CPLD目前正朝著(zhù)更高速、更高集成度、更強功能和更靈活的方向發(fā)展。采用CPLD來(lái)實(shí)現Multibus系統模塊的設計，不但節省電路開(kāi)發(fā)費用，而且能提高設計效率，同時(shí)還能有效實(shí)現電路的數字化與微型化。

1 雙口存儲器的概念
雙口，既可以通過(guò)Multibus總線(xiàn)訪(fǎng)問(wèn)的存儲器，又可以通過(guò)局部總線(xiàn)訪(fǎng)問(wèn)的存儲器。雙口RAM為硬件雙口芯片，有兩組獨立的數據線(xiàn)、地址線(xiàn)和控制線(xiàn)。一組總線(xiàn)與主模塊的局部數據、地址總線(xiàn)相連，另一組總線(xiàn)與Multibus數據、地址總線(xiàn)相連。主模塊可以像讀寫(xiě)局部RAM一樣訪(fǎng)問(wèn)雙口RAM，多總線(xiàn)上其他主設備也可通過(guò)該主模塊的總線(xiàn)接口對雙口RAM進(jìn)行讀寫(xiě)。兩條數據總線(xiàn)也可以同時(shí)對某一存儲單元進(jìn)行訪(fǎng)問(wèn)。雙口模塊功能框圖如圖1所示。

Multibus總線(xiàn)系統容易構成多機系統，連于總線(xiàn)上的各個(gè)模塊之間可以進(jìn)行數據傳輸。在Multibus總線(xiàn)系統中，有著(zhù)嚴格的時(shí)序要求，在控制信號啟動(dòng)之前50ns，地址必須形成。
設計時(shí)要結合考慮模塊在現有系統中工作時(shí)，整個(gè)系統的時(shí)序，以及主從模塊交換數據時(shí)，競爭總線(xiàn)時(shí)沖突等問(wèn)題。
在多處理器系統中，為提高系統的吞吐率，避免因多個(gè)微處理器和存儲器、I／O接口共用一組系統總線(xiàn)頻繁存取時(shí)，造成系統“阻塞”，建立局部總線(xiàn)。局部總線(xiàn)有兩個(gè)基本組件，一個(gè)是基板，一個(gè)是擴充模塊?；迨侵钢骺卦O備，擴充模塊的作用主要是給基板提供專(zhuān)用功能。通過(guò)局部總線(xiàn)可以完成很大一部分存儲器讀／寫(xiě)操作和輸入／輸出操作。這樣，只有在訪(fǎng)問(wèn)公共存儲器和公共輸入／輸出接口時(shí)，采用系統總線(xiàn)。于是，避免了“堵塞”現象，而且還提供了各個(gè)子系統并行工作的條件。
而兩路總線(xiàn)在一個(gè)系統中同時(shí)工作時(shí)，主模塊對擴充模塊可以從Multibus總線(xiàn)和局部總線(xiàn)兩路訪(fǎng)問(wèn)，到底哪路總線(xiàn)訪(fǎng)問(wèn)擴充設備，這就是我們需要考慮的兩路總線(xiàn)的優(yōu)先裁決問(wèn)題。
早期的模塊中通過(guò)GAL器件編碼、和多個(gè)觸發(fā)器多總線(xiàn)仲裁電路。而應用中，對存儲器的雙口訪(fǎng)問(wèn)存在競爭現象。那么怎么來(lái)解決雙口競爭問(wèn)題呢?首先我們采用硬件雙口芯片RAM，它有兩組獨立的數據線(xiàn)、地址線(xiàn)和控制線(xiàn)。一組總線(xiàn)與主模塊的局部數據、地址總線(xiàn)相連，另一組總線(xiàn)與Multibus數據、地址總線(xiàn)相連，再就是采用CPLD技術(shù)實(shí)現內部邏輯，主模塊可以像讀寫(xiě)局部RAM一樣訪(fǎng)問(wèn)雙口RAM，多總線(xiàn)上其他主設備也可通過(guò)該主模塊的總線(xiàn)接口對雙口RAM進(jìn)行讀寫(xiě)。兩條數據總線(xiàn)也可以同時(shí)對某一存儲單元進(jìn)行訪(fǎng)問(wèn)，而不產(chǎn)生競爭現象。

2 設計實(shí)現
內部時(shí)序及邏輯控制電路主要由CPLD器件編程實(shí)現。采用的CPLD芯片為ALTERA公司的EPM7256SRI208-10芯片，其最高運行頻率為227.3 MHz。采用MAX+PLUSII 10．0軟件工具開(kāi)發(fā)。設計完成板內地址總線(xiàn)、數據總線(xiàn)的控制信號；雙口RAM的讀寫(xiě)訪(fǎng)問(wèn)、片選信號、邏輯延遲應答信號等。設計輸入完成后，進(jìn)行整體的編譯和邏輯仿真，然后進(jìn)行轉換、延時(shí)仿真生成配置文件，最后下載至CPLD器件，完成結構功能配置，實(shí)現其硬件功能。其中CLK時(shí)鐘端口采用了常時(shí)鐘信號／CCLK。／CCU是一個(gè)10MHz時(shí)鐘，在應答生成邏輯上使用。
雙口存儲器可以通過(guò)Multibus總線(xiàn)和局部總線(xiàn)兩路總線(xiàn)訪(fǎng)問(wèn)。由于采用硬件雙口芯片，避免了兩路總線(xiàn)同時(shí)在系統中工作時(shí)的競爭沖突問(wèn)題。還可以在不同的用戶(hù)環(huán)境中，只需更改跨接線(xiàn)的配置就可以滿(mǎn)足，不需再重新編碼，更改芯片配置。
在本設計中采用的雙口存儲器芯片為RAMIDT7027S25PF，是IDT公司研制的32k×16位的雙口靜態(tài)RAM。計算機主模塊可以通過(guò)Local bus接口或Multibus接口對雙口RAM進(jìn)行讀寫(xiě)。兩組數據總線(xiàn)也可以同時(shí)對某一存儲單元進(jìn)行訪(fǎng)問(wèn)，而不產(chǎn)生競爭現象。設計實(shí)現如圖2所示。

在雙口RAM的兩套控制線(xiàn)中，各有一個(gè)BUSY引腳。當兩端的CPU對雙口RAM的不同地址單元存取時(shí)，BUSYL=H、BUSYR=H，可正常存儲；當兩端的CPU對雙口RAM同一地址單元存取時(shí)，哪個(gè)端口的存取請求信號出現在后，則其對應的BUSY=L，禁止其存取數據；在無(wú)法判定兩個(gè)端口存取請求信號出現的先后順序時(shí)，控制線(xiàn)BUSYL、BUSYR只有一個(gè)為低電平。這樣，就能夠保證對應于BUSY=H的端口能進(jìn)行正常存取，對應于BUSY=L的端口不能存取，從而避免了兩個(gè)CPU同時(shí)競爭地址資源而引發(fā)錯誤的可能。具體邏輯和電狀態(tài)關(guān)系見(jiàn)表1。

3 需注意解決的問(wèn)題
(1)輸入、輸出匹配問(wèn)題。Multibus總線(xiàn)上所有信號都是低電平為現役的。器件輸入輸出電平在特定電壓范圍內為邏輯0或為邏輯1。
(2)測試需充分。必須用測試臺對它的功能做到充分準確的測試。對該存儲模塊的容量和數位在單地址和連續地址下實(shí)現讀、寫(xiě)功能。能正確實(shí)現對32k×16為存儲單元寫(xiě)入任何數，完成數據正確性檢查，進(jìn)行可靠性連續考核試驗。運行于多機環(huán)境中，通過(guò)兩路總線(xiàn)隨時(shí)訪(fǎng)問(wèn)任何單元，讀寫(xiě)準確無(wú)誤。
(3)時(shí)序問(wèn)題。采用雙口RAM來(lái)設計存儲器模塊時(shí)，會(huì )產(chǎn)生邏輯控制，讀、寫(xiě)邏輯上的差異。因此在設計時(shí)應該嚴格控制模塊的時(shí)序關(guān)系。
(4)配置可選。根據應用環(huán)境的不同，可靈活更改相應的配置。在本模塊設計中就是通過(guò)配置跨接線(xiàn)來(lái)達到不同用戶(hù)的需求。通過(guò)修改跨接線(xiàn)，即可調整存儲器的地址空間，也可以根據需要來(lái)選擇開(kāi)放或關(guān)閉雙口存儲器，可根據多總線(xiàn)主設備的性能調整存儲器的訪(fǎng)問(wèn)延遲時(shí)間。

4 結束語(yǔ)
經(jīng)過(guò)實(shí)際測試，本模塊通過(guò)采用硬件雙口芯片及CPLD技術(shù)控制內部時(shí)序關(guān)系，解決了存儲器訪(fǎng)問(wèn)競爭問(wèn)題，通過(guò)可選跨接線(xiàn)配置，解決了多用戶(hù)使用環(huán)境問(wèn)題。提高了整個(gè)應用系統的可靠性。