基于FPGA的星載計算機自檢EDAC電路設計

SEU造成的RAM單元1比特錯誤如果不定時(shí)清除，就會(huì )產(chǎn)生累積，使計算機由此處理的結 果產(chǎn)生出2比特甚至更多比特錯誤，這種情況下將無(wú)法采用EDAC功能進(jìn)行數據糾錯，導致系 統錯誤操作甚至任務(wù)失敗。因此定時(shí)對RAM存儲單元進(jìn)行更新是必要的，但在傳統EDAC電路 設計下，對RAM存儲單元的更新只能由計算機的CPU（單片機）進(jìn)行，其操作流程如下：

（1） 從存儲單元讀出數據；

（2） 將讀出數據重寫(xiě)入；

（3） 重復（1）～（2），直至全部單元更新完。

以航天計算機常用的80C32單片機為例，CPU對外部存儲單元的讀或寫(xiě)操作需要2個(gè)指令 周期，讀完再寫(xiě)入需要4個(gè)指令周期，每個(gè)指令周期包含12個(gè)時(shí)鐘。假設CPU時(shí)鐘為20MHz， 更新1M個(gè)RAM存儲單元需要的CPU時(shí)間為：4×12×1M 20MHz = 2.4s。

對于星上非常緊張的CPU資源來(lái)說(shuō)，這是難以接受的，大大增加了星上CPU軟件的設計難 度。這種方法的另一個(gè)大的缺點(diǎn)是無(wú)法獲得數據錯誤信息，因為CPU直接讀取的是糾錯后的 數據，所以無(wú)法對星上SEU造成RAM單元出錯的概率和錯誤模式進(jìn)行統計。

3 基于FPGA的自檢EDAC設計

3.1 功能分析

由于FPGA的內部大量的邏輯資源，使EDAC電路設計可以實(shí)現更加復雜的功能。在星載計 算機中，為了提高效率并節省CPU資源，一個(gè)理想的EDAC電路設計，應具有以下三部分功能：

（1）數據讀寫(xiě)功能。在CPU寫(xiě)操作時(shí)，對原始數據進(jìn)行編碼，生成校驗碼，并將原始數 據和校驗碼存儲；在CPU讀操作時(shí)，從存儲器中取出原始數據和校驗碼，進(jìn)行計算，如有錯 誤，將錯誤糾正后輸出，如無(wú)錯誤，直接將原始數據輸出。

（2）自檢、自糾錯功能。在CPU控制要求下，可自動(dòng)對所有EDAC保護的RAM存儲區進(jìn)行 順序讀取和校驗，檢測出錯誤數據或校驗碼。在自檢狀態(tài)下，如果由CPU配置為自糾錯狀態(tài)， 當某一RAM單元檢測出單比特錯誤后，自動(dòng)將正確數據和校驗碼重新寫(xiě)入該RAM單元。該項功 能的實(shí)施，基本上可保證SEU對計算機RAM區造成的影響及時(shí)得到修復。

（3）錯誤信息處理功能。在CPU讀操作或者自檢狀態(tài)下，通過(guò)輸出錯誤標志信號，對CPU 產(chǎn)生中斷，對產(chǎn)生的錯誤進(jìn)行相應處理。在CPU讀操作或者自檢狀態(tài)下，如果檢測出錯誤， 將出錯的地址、原始數據和校驗碼進(jìn)行暫存，可由CPU讀取，進(jìn)行相應處理。

3.2 設計與實(shí)現

根據以上分析，筆者設計了如圖2所示的自檢EDAC電路，EDAC的功能主要由FPGA來(lái)實(shí)現。 到目前為止，具有航天等級的FPGA芯片已經(jīng)具有內置的CPU硬核以及高達2.5Mbit的RAM資源， 因此該設計中的CPU和RAM模塊均可以是FPGA內部資源，當內部資源無(wú)法滿(mǎn)足設計要求時(shí)，也 可以采用外置CPU芯片或外置RAM芯片。