FPGA的輪詢(xún)合路的設計和實(shí)現

采用這種改進(jìn)的DRR算法下，可以保證在變長(cháng)包的情況下，各個(gè)接口的整包緩存隊列在報文合路時(shí)公平的帶寬，確保合路調度的穩定運行。

DRR整包輪詢(xún)合路的基本工作過(guò)程為：輪詢(xún)4個(gè)整包緩存隊列，每讀取一個(gè)整包都判斷該包是否是協(xié)議包，如果是協(xié)議包，則按照上交CPU報文格式送協(xié)議FIFO，如果是需要轉發(fā)的報文，則按照轉發(fā)報文格式送數據報文FIFO。

調度機輪詢(xún)到某個(gè)隊列時(shí)，為該隊列的儲蓄計數器加上40;然后判斷該隊列是否為空，如果為空，則馬上轉向下一個(gè)隊列;如果非空，則判斷當前該隊列是否有整包，如果當前該隊列無(wú)整包，則轉到下一個(gè)隊列;否則，如果該隊列目前有整包則輸出該隊列的隊頭包到合路隊列，同時(shí)該路的儲蓄計數器的值要減去輸出報文的長(cháng)度;然后重復上述過(guò)程，直到該隊列無(wú)整包或者隊列的儲蓄計數器的值小于40時(shí)跳轉到下一隊列服務(wù)，其詳細工作流程如圖2 所示：

圖2 改進(jìn)的DRR合路調度流程圖

DRR合路調度單元已在A(yíng)LTERA公司的quartusII4.1環(huán)境下用VHDL編程實(shí)現，其仿真波形如圖3所示：

圖3 DRR合路調度單元仿真波形圖

仿真結果顯示這種采用分片輪詢(xún)和欠賬輪詢(xún)的結合的合路調度策略設計可以達到性能需求，確保變長(cháng)分組合路調度的公平性和穩定性。

3、 結束語(yǔ)

根據SDH芯片的S19202的特點(diǎn)和性能要求，通過(guò)在FPGA內部編程實(shí)現分片輪詢(xún)和改進(jìn)式欠賬輪詢(xún)結合的調度策略，保證了4X2.5G線(xiàn)路接口卡輸入端各個(gè)接口合路的公平性和穩定性。經(jīng)測試該設計性能穩定，整個(gè)工作流程簡(jiǎn)單實(shí)用，符合設計要求。