基于消息機制的片上多處理器系統的研究

2．2．2 處理器到控制器方向
處理器到控制器方向的連接屬于多對一的模式，當處理器同時(shí)有消息要傳遞給控制器時(shí)會(huì )引起沖突。為解決該沖突，系統引入了互斥核。因此該方向上的消息傳遞時(shí)需要先鎖定互斥核，才能向控制器的FIFO寫(xiě)入消息數據。該方向的傳遞流程圖如圖2(b)所示。
2．3 消息的讀取
消息的讀取過(guò)程為處理器從消息存儲器FIFO讀出數據的過(guò)程。由于采用的是雙端口FIFO，數據的寫(xiě)入與讀取可同時(shí)進(jìn)行。但由于處理器可能存在中斷、寫(xiě)入與讀出速率不一致等原因，因此消息的讀取采用異步讀取的方式，即判斷FIFO中的數據個(gè)數，先讀取消息的前兩個(gè)字節，獲得該消息的長(cháng)度，然后根據該長(cháng)度等待消息傳遞完畢，再一次性讀取剩余消息數據。
2．4 消息的處理
消息讀取完之后，首先發(fā)送確認消息給發(fā)送者，表示成功收到了消息。然后根據洧息中的類(lèi)型跳轉到該類(lèi)型的處理函數，接著(zhù)再根據消息中的子類(lèi)型跳轉到該子類(lèi)型的處理函數。最后，當任務(wù)執行完之后發(fā)送任務(wù)結束消息。
2．5 數據移動(dòng)
當系統中有大量的數據需要移動(dòng)時(shí)，為了減少系統的開(kāi)銷(xiāo)，加入DMA核。數據的移動(dòng)由DMA核控制，而DMA核由控制器進(jìn)行控制。因此，從處理器如果有移動(dòng)數據的需要，需要用消息先通知控制器，然后由控制器控制DMA進(jìn)行移動(dòng)。圖3為控制器利用DMA進(jìn)行數據移動(dòng)的流程圖。

2．6 容錯性設計
當系統長(cháng)時(shí)間運行時(shí)，不排除處理器出現問(wèn)題的可能性，因此需要引入容錯性設計，保證系統能正確運行。
首先，主控制器中定義一個(gè)從處理器列表。從處理器初始化完成時(shí)，發(fā)送初始化完成消息，主控制器對發(fā)送消息的從處理器進(jìn)行登記，并添加到列表。
接著(zhù)，主控制器中定義一個(gè)任務(wù)結構，包含任務(wù)所屬的組、任務(wù)ID、任務(wù)允許最長(cháng)處理時(shí)間、任務(wù)開(kāi)始處理的時(shí)間等字段。運行時(shí)，主控制器根據事先設計的程序生成任務(wù)列表，然后根據從處理器列表分配任務(wù)，并記錄任務(wù)處理開(kāi)始時(shí)間。
然后，主控制器反復查詢(xún)任務(wù)列表，檢查任務(wù)時(shí)間。當發(fā)現任務(wù)超時(shí)，則重新分配該任務(wù)，使得系統仍能正常工作，并將處理該任務(wù)的從處理器從列表中別除，發(fā)出警報。

3 實(shí)驗與結果
為了驗證該系統的可行性及性能，本文采用JPEG編碼器(以DCT變換為基礎的有損壓縮算法)作為該系統的測試程序。DCT算法的大致流程為：對于一塊最小數據處理單元(MCU)，先把數據從空間域變換到頻率域，從而去除數據的冗余度；量化器用加權函數來(lái)產(chǎn)生對人眼優(yōu)化的量化DCT系數，同時(shí)熵編碼器將量化DCT系數的熵最小化。
其中前向DCT的變換公式如下：