基于FPGA的ARM圖像縮放器的實(shí)現

4 仿真與功能實(shí)現

在設計中，采用Verilog語(yǔ)言對各邏輯模塊進(jìn)行編寫(xiě)設計，在開(kāi)發(fā)環(huán)境Quartus II 9.1和Modelsim-altera 6.5b下完成對各模塊的時(shí)序的仿真和功能的設計和驗證，如圖5所示為數據進(jìn)入水平插值器后的仿真結果，水平插值把原5像素插為新8像素的仿真,其中pix為待插值的5個(gè)像素，data為插值后的8個(gè)新像素。

圖5 水平插值5像素插成8像素Modelsim仿真圖

經(jīng)過(guò)對各模塊設計的仿真,并且對各模塊功能驗證正確后，進(jìn)行系統整體的仿真驗證，最終將處理完成圖像數據送到LCD上進(jìn)行顯示，經(jīng)過(guò)放大后的示例如圖6 所示。仿真驗證表明，得到的圖像時(shí)序和數據與要求的時(shí)序一致，對于圖像數據來(lái)說(shuō)雖然雙線(xiàn)性會(huì )對屏幕邊緣存在高頻分量的損失[4]，使輪廓稍有模糊，但是從圖像上對人眼觀(guān)看的影響很小。

圖6 經(jīng)過(guò)放大的ARM圖像信號在LCD上的顯示(XGA格式)

介紹了VESA標準中的VGA與XGA時(shí)序,通過(guò)FPGA平臺設計圖像縮放器，完成控制信號、時(shí)序信號和數據信號的同時(shí)輸入和控制，同時(shí)使用插值算法對分辨率進(jìn)行放大，達到了對ARM圖像信號的擴展顯示。如要實(shí)現更多格式之間的轉換，可在程序寫(xiě)入各種圖像格式縮放之間的算法，如VGA、XGA、SVGA等格式。在程序中利用狀態(tài)機實(shí)現不同格式之間的轉換和時(shí)序的控制，加強縮放的范圍，擴展其運用。