Verilog HDL與C語(yǔ)言的區別與聯(lián)系詳解
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3.如何利用C語(yǔ)言來(lái)加快硬件的設計和查錯
如表1所示為常用的C語(yǔ)言與Verilog相對應的關(guān)鍵字與控制結構。
表1 C語(yǔ)言與Verilog相對應的關(guān)鍵字與控制結構表
C | |
sub-function | module、function、task |
if-then-else | if-then-else |
case | case |
{,} | begin、end |
for | for |
while | while |
break | disable |
define | define |
int | int |
printf | monitor、display、strobe |
如表2所示為C語(yǔ)言與Verilog相對應的運算符。
表2 C語(yǔ)言與Verilog對應運算符表
C | Verilog | 功 能 |
* | * | 乘 |
/ | / | 除 |
+ | + | 加 |
- | - | 減 |
% | % | 取模 |
! | ! | 反邏輯 |
邏輯與 | ||
|| | || | 邏輯或 |
> | > | 大于 |
小于 |
續表
C | Verilog | 功 能 |
>= | >= | 大于等于 |
= | = | 小于等于 |
== | == | 等于 |
!= | != | 不等于 |
～ | ～ | 位反相 |
按位邏輯與 | ||
| | | | 按位邏輯或 |
^ | ^ | 按位邏輯異或 |
～^ | ～^ | 按位邏輯同或 |
>> | >> | 右移 |
左移 | ||
?: | ?: | 相當于if-else |
從上面的講解我們可以總結如下。
- C語(yǔ)言與Verilog硬件描述語(yǔ)言可以配合使用，輔助設計硬件。
- C語(yǔ)言與Verilog硬件描述語(yǔ)言很像，但要稍加限制。
- C語(yǔ)言的程序很容易轉成Verilog的程序。
c語(yǔ)言相關(guān)文章:c語(yǔ)言教程
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