8 bit 800 Msps高速采樣保持電路的設計

1 電路設計
1．1 電路總體結構
SiGe BiCMOS工藝具有高速、低功耗、低成本、高集成度的優(yōu)勢，能夠很好地滿(mǎn)足本設計對SH設計指標的要求，故設計工藝選定為SiGeBiCMOS。
采樣速率和精度要求的不同，決定了采樣電路拓撲結構。盡管閉環(huán)結構的SH可以取得很高的精度，但是這種拓撲結構的SH頻率響應較差。開(kāi)環(huán)結構的SH常用在高頻，為了達到較高的采樣速率，應選擇開(kāi)環(huán)結構。開(kāi)環(huán)結構的SH通常由一個(gè)輸入緩沖器(IB)，一個(gè)帶有采樣電容的開(kāi)關(guān)和輸出緩沖器(OB)組成。
考慮SH的采樣精度為8 bit，采樣速率為800Msps性能指標的要求，差分結構能保證很好的噪聲性能，最終選擇了如圖1所示的全差分開(kāi)環(huán)結構，其中包括輸入緩沖器、采樣開(kāi)關(guān)、采樣電容和輸出緩沖器。采樣開(kāi)關(guān)采用開(kāi)關(guān)射極跟隨器(SEF)結構，輸入緩沖器提供反向隔離減少輸入端的開(kāi)關(guān)噪聲，輸出緩沖器用來(lái)驅動(dòng)ADC。由于電路是全差分結構，電路完全對稱(chēng)，為了更清楚地說(shuō)明問(wèn)題，圖2僅給出了單端電路，即整體電路的一半。將兩幅圖2對稱(chēng)地接成全差分結構即是本設計的最終電路。

1．2 電路分析
1．2．1 輸入緩沖器
輸入緩沖器的主要目的是將信號源與采樣部分分離，該電路的輸入電容一般都比較大。輸入緩沖器不能引入失真，且必須有一定的速度。理想的輸入緩沖器應當具有大帶寬、低噪聲、高線(xiàn)性度和單位增益等特點(diǎn)。圖2中的Q3、Q4、Q5的結構在采樣時(shí)鐘的控制下能夠實(shí)現很好的隔離效果；Q1實(shí)現電壓提升的作用。
1．2．2 SEF采樣開(kāi)關(guān)
本設計中使用的開(kāi)關(guān)是開(kāi)關(guān)射極跟隨器，SEF既可以在高速度下運行，又可以保持很好的線(xiàn)性度。
在圖2中，Q6、Q7、QS、I5是開(kāi)關(guān)的主要部分。采樣模式時(shí)，S相對于H是高電位，開(kāi)關(guān)導通，I5流過(guò)QS和Q7。保持模式時(shí)，H相對于S是高電位，開(kāi)關(guān)關(guān)斷，I5經(jīng)過(guò)Q6，此時(shí)QS的基極電位被拉得很低，所以關(guān)斷。

諧波直接關(guān)系到電路的采樣精度。整個(gè)電路是全差分結構，所以只考慮奇次諧波，其中三次諧波是最大的諧波，直接決定SFDR(無(wú)雜波動(dòng)態(tài)范圍)，從而決定采樣精度，采樣精度的近似計算公式如式(1)。ENOB表示有效位

開(kāi)關(guān)部分對電路的三次諧波影響最大，三次諧波的計算公式為

式中：VT是熱電壓；I5是圖2中開(kāi)關(guān)的電流；A是輸入信號的幅度；ic=2πAfinC5，fin是輸入信號的頻率。
從式(2)中可以看出，要減小三次諧波就要選擇較大的I5、較小的A、fin和CS。但是選擇較大的I5會(huì )增加功耗，引入更大的噪聲；較小的A、fin會(huì )減小輸入信號的可用范圍，限制采樣頻率(特別是在每周期相干采樣2個(gè)點(diǎn)的最嚴酷情況下)；較小的Cs會(huì )增加噪聲(kT/C)。所以要獲得良好的電路性能就要折中考慮這些因素，同時(shí)還要考慮本文隨后介紹的其他影響。本設計中VT=26 mV，A=1 V，fin=387．5 MHz，Cs=450fF，I5=1．46 mA，得HD3≈-54．6 dB，可見(jiàn)理論值與一52．8 dB的實(shí)際值比較接近，電路性能可以滿(mǎn)足要求。
圖2中PM2、Qclp是一種電壓穩定結構，將在后面介紹。Rs是為了改善輸出電壓的振鈴減小建立時(shí)間而加入的一個(gè)小電阻。
1．2．3 輸出緩沖器