轉換器時(shí)鐘技術(shù)向高速數據時(shí)鐘發(fā)展

圖7：(a)干凈時(shí)鐘的16QAM星座圖。(b) 帶高相位噪聲的時(shí)鐘對星座圖的影響。

顯然，時(shí)鐘的頻譜純度是收發(fā)器時(shí)鐘解決方案的一個(gè)關(guān)鍵方面，但人們還期望時(shí)鐘系統能提供其他一些功能。

回到圖1可看到，該收發(fā)器具有多個(gè)接收通道，每個(gè)都需要單獨的ADC。在某些情況下，也會(huì )使用多個(gè)DAC通道?？赡苄枰~外的時(shí)鐘通道來(lái)為用于數字預失真、FPGA或基帶ASIC芯片的ADC提供時(shí)鐘。

DAC和ADC編碼率通常各不相同。FPGA和基帶元器件也可能需要不同的頻率。頻譜干凈的主時(shí)鐘信號需要單獨分配給每個(gè)通道，為該通道分頻為所需的頻率，然后轉換成適當的輸出信號格式。單一收發(fā)卡的輸出信號通?；旌狭薒VPECL、LVDS和CMOS格式。兩個(gè)通道之間往往要求偏斜很緊密，以限制PCB布線(xiàn)的延遲變化。在某些情況下，在兩個(gè)時(shí)鐘之間設置延遲或相位偏移是必要的。在轉換器采樣時(shí)鐘和用于將ADC輸出數據鎖存到基帶芯片的時(shí)鐘之間可能需要這樣做。

在這些系統中，通道與通道之間的耦合是一個(gè)需要考慮的因素。如前所述，DAC和ADC時(shí)鐘通常運行于不同的頻率。通道之間的耦合，或時(shí)鐘從一個(gè)通道向另一個(gè)饋送可能會(huì )在采樣時(shí)鐘上導致不想要的雜散音。有用的時(shí)鐘信號和無(wú)用的噪聲可能會(huì )導致產(chǎn)生乘積混頻，這可能在有問(wèn)題的地方產(chǎn)生毛刺。如果混頻發(fā)生在編碼輸入處，這些問(wèn)題有時(shí)可通過(guò)在主時(shí)鐘和輸入時(shí)鐘邊沿及時(shí)進(jìn)行偏置而得到緩解。具備調節每個(gè)低抖動(dòng)時(shí)鐘延遲的能力可以成為時(shí)鐘系統的一項優(yōu)勢。

為了盡量減少系統宕機時(shí)間，在輸入參考出現故障的情況下，時(shí)鐘系統應提供“備份”功能。這可通過(guò)增加第二個(gè)參考輸入來(lái)實(shí)現，在主參考出錯的情況可以切換到這個(gè)備份參考輸入。這種備份時(shí)鐘的指配有時(shí)被稱(chēng)為“時(shí)鐘冗余”。監測主時(shí)鐘、檢測故障然后切換到備份的能力被稱(chēng)為“參考切換”功能。

對于主時(shí)鐘和輔時(shí)鐘均出現故障的情況，可實(shí)施另一層保護功能，被稱(chēng)為“保持（holdover）”。在保持模式中，時(shí)鐘系統進(jìn)入一種模式，即在輸入失效之前盡可能長(cháng)時(shí)間地保持時(shí)鐘頻率。對于給定的時(shí)鐘系統，保持的準確性和持續時(shí)間取決于時(shí)鐘電路架構。本文第二部分在討論網(wǎng)絡(luò )時(shí)鐘時(shí)對此會(huì )有更詳細的闡述，因為那些系統中的保持模式要嚴格得多。對于收發(fā)器系統，保持模式并不試圖讓收發(fā)器工作在它的正常性能水平，而是要保持足夠的時(shí)鐘功能，如可生成適當的系統警報以啟動(dòng)系統修復。

總而言之，多種多樣的系統需求廣泛存在，以支持各種各樣的空間標準、系統通道數要求和架構方案。這些系統的時(shí)鐘必須足夠靈活，以適應廣泛的應用、保證系統可靠性并且還能夠提供轉換器所要求的極低抖動(dòng)和相位噪聲。

(1) AD9445：14位125MSPS ， IF采樣ADC

(2)

(3) 采樣系統和時(shí)鐘相位噪聲和抖動(dòng)的影響。ADI公司Brad Brannon撰寫(xiě)的應用筆記AN-756 。