一種高速低壓用增益增強型運算跨導放大器設計
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按照12位100MHz采樣頻率流水線(xiàn)A／D轉換器的采樣保持電路的指標來(lái)設計這個(gè)運算放大器。對動(dòng)態(tài)誤差和靜態(tài)誤差所各自需要的增益和單位增益帶寬進(jìn)行了折衷，將0．002％分配給靜態(tài)誤差，余下的0．008％給動(dòng)態(tài)誤差。電路采用中芯國際(SMIC)0．18 μm混合信號CMOS工藝設計，1．8V電壓供電。具體設計指標為：開(kāi)環(huán)增益：102dB：建立時(shí)間：4．3ns；精度：0．01％；單位增益帶寬：1．27GHz。頻率響應的曲線(xiàn)如圖4所示。本文引用地址：http://dyxdggzs.com/article/188745.htm
對運算放大器一些重要的性能參數在TT下仿真，結果的歸納見(jiàn)表1。
對階躍輸入響應的仿真在如圖5所示的閉環(huán)中進(jìn)行。從運算放大器的輸入端引入一個(gè)±1V的大階躍信號，對應的建立時(shí)間曲線(xiàn)如圖6所示，表明所設計的電路能夠在4．3ns內達到終態(tài)0．01％的精度。
3 結論
本文提出了一種可用于增益增強運放高速設計的優(yōu)化方法，并采用SMIC 0．18 μm混合信號CMOS工藝設計，實(shí)現了一個(gè)單級全差分增益增強的折疊共源共柵運算放大器。詳細分析并克服了零極點(diǎn)對可能引起的慢動(dòng)態(tài)性能。仿真結果表明，此運算放大器能夠滿(mǎn)足高性能流水線(xiàn)A／D轉換器設計的要求。
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