高幀頻CCD數據采集處理系統的設計
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3．2．2 ADC控制信號
AD9942內部寄存器由6條外部配置線(xiàn)進(jìn)行寫(xiě)入，分別為兩條32位數據線(xiàn)SDATA_X(SDATA_A，SDATA_B)包括8位地址、24位數據(用于A(yíng)D工作狀態(tài)控制)；兩條位同步信號SCK_X(SCK_A、SCK_B)；兩條控制有效信號SL_X(SL_A、SL_B)。數據信號在A(yíng)／D變換前，即幀同步和行同步信號開(kāi)始前，SL―X為低電平時(shí)由FPGA寫(xiě)入A／D寄存器，并控制其工作狀態(tài)。仿真時(shí)序圖如圖5所示。本文引用地址：http://dyxdggzs.com/article/188517.htm
3．2．3 FPGA實(shí)現數據緩存
經(jīng)過(guò)A／D器件轉換之后的數據，首先通過(guò)FPGA內部高速緩沖，然后再轉存到片外存儲器中。該系統中FPGA內部Block RAM陣列的控制采用乒乓傳輸結構，它可以保證采樣和傳輸各自不間斷的進(jìn)行。具體做法是將96個(gè)：Block RAM分成兩組(RAM1，RAM2)，時(shí)鐘和控制信號均獨立。系統工作時(shí)，輸入數據分為兩路，流向由VHDL語(yǔ)言編程控制寫(xiě)地址來(lái)實(shí)現RAM1和RAM2的選擇，當地址指向第一組的48塊Block RAM時(shí)，RAM1進(jìn)行數據寫(xiě)入，與此同時(shí)，第二組的48塊BlockRAM則進(jìn)行數據讀出；RAM1存儲結束后，切換到RAM2寫(xiě)入而RAM1讀出的模式，如此循環(huán)。
XQ2V3000每一個(gè)Block RAM的容量為18 Kb，總容量為1 728 Kb(18 Kb×96)，CCD輸出的一幀圖像數據量為1 572．864 Kb(256行×512列×12 b)，可見(jiàn)完全可以實(shí)現幀存儲。具體實(shí)現時(shí)由RAM1和RAM2各存取半幀圖像，用VHDL語(yǔ)言在對讀／寫(xiě)地址進(jìn)行編程時(shí)，計數器計數滿(mǎn)128行數據后，讀／寫(xiě)地址分別指向另一個(gè)RAM，部分寫(xiě)地址仿真圖如圖6所示。
最終經(jīng)過(guò)對AD9942的各項控制信號和FPGA數據緩存地址的仿真，仿真結果正確并符合技術(shù)手冊的各項要求。
4 結 語(yǔ)
這里介紹了一種基于FPGA控制的CCD高速數據采集處理系統的原理和實(shí)現。由于創(chuàng )新性的將系統控制和數據緩存集成在一片FPGA內，并將多路CCD模擬信號通過(guò)分時(shí)復用一片AD9942實(shí)現了模／數轉換。從而提高了系統的集成度，而且采用FPGA完成整個(gè)系統的主體設計具有速度快、設計靈活、保密性好和維護方便等優(yōu)點(diǎn)，有效地解決了全系統控制同步問(wèn)題。通過(guò)仿真結果測試，該系統可以穩定的工作，A／D轉換速率可以達到40 Mb／s，幀頻實(shí)現300幀／s，可以為CCD應用向高速、小型化、智能化、低功耗方向發(fā)展提供借鑒意義。
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