一種基于電荷泵的CMOS圖像傳感器
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CMOS圖像傳感器(CIS)使用標準的CMOS工藝制造，與電荷耦合器件(CCD)相比，CMOS圖像傳感器具有低功耗、高集成度和功能靈活的特點(diǎn)，在便攜式及其它特殊環(huán)境中有巨大的應用前景。近些年對CMOS圖像傳感器的研究中，動(dòng)態(tài)范圍(DR)一直是一個(gè)熱點(diǎn)。CMOS圖像傳感器中的動(dòng)態(tài)范圍被定義為最大非飽和信號與無(wú)光照條件下的噪聲標準差的比值。動(dòng)態(tài)范圍是圖像傳感器中非常重要的指標，對圖像的質(zhì)量有很大的影響，提高動(dòng)態(tài)范圍可以提高圖像的對比度和分辨率。已經(jīng)有多種方案被提出來(lái)提高動(dòng)態(tài)范圍：Chen Xu等在像素單元中使用PMOS作為重置(Reset)開(kāi)關(guān)，并使用互補的源極跟隨器將信號調整至軌對軌，但這個(gè)結構占用了許多像素中的面積，減小了感光面積百分比(Fill Factor)，同時(shí)PMOS管的載流子的低移動(dòng)率，延長(cháng)了充電時(shí)間，降低了傳感器的幀率；S Yang等在中提出基于條件重置的多采樣技術(shù)提高動(dòng)態(tài)范圍，但是這種方法在一次圖像采集操作中需要多個(gè)充電周期和積分周期，同樣降低了傳感器的幀率；O Yadid-Pecht等在中提出了一種包含兩列信號鏈的有源像素傳感器，它可以同時(shí)讀取兩個(gè)圖像，包括短積分時(shí)間和長(cháng)積分時(shí)間，但是這種方法并不能有效地獲取場(chǎng)景的明暗信息，同時(shí)很難擴展到同時(shí)采集多于兩個(gè)圖像。在此提出了基于電荷泵的CMOS圖像傳感器，使用一個(gè)簡(jiǎn)單的電荷泵抬高重置脈沖信號的幅值，使像素單元中的充電節點(diǎn)電壓達到電源電壓；同時(shí)調整源極跟隨器的參數，拓展充電節點(diǎn)電壓在積分周期擺動(dòng)范圍的下界，這兩種方案可以有效地提高充電節點(diǎn)電壓的擺幅，從而提高了傳感器的動(dòng)態(tài)范圍。重置脈沖信號幅值的提高也減小了充電的時(shí)間常數，縮短了充電時(shí)間，從而可以提高圖像采集的幀率。
1 像素單元部分的考慮
像素陣列是CMOS圖像傳感器中最重要的組成部分，現在大多數像素單元使用有源像素單元結構，如圖1所示。PD通常是N+／P-well形成的二極管，反向偏置PD，作為傳感器中的感光元件。在充電周期，重置脈沖Vreset_p是高電平，M1導通，電源對PD充電；在積分周期，Vreset_p降為低電平，M1截止，由于入射光的照射，PD產(chǎn)生反向光電流，對PD進(jìn)行放電；節點(diǎn)N的電壓VN隨之下降，VN下降的斜率與入射光的光強成正比。當積分周期結束時(shí)，行選信號Vrow_s產(chǎn)生一個(gè)脈沖導通M3，VN經(jīng)源極跟隨器輸出至后處理電路。
傳感器中的動(dòng)態(tài)范圍可以表示為：
式中：q為單位電荷量；Cload為充電節點(diǎn)電容；Nwell為最大井容量(Well Capacity)，表示為VN×Cload；ndark為無(wú)光照情況下像素的暗電流；Vnoise為像素噪聲標準差，包括固定模式噪聲(FPN)和1／f噪聲。從式(1)可以看出，在Cload不變的情況下，VN在充電周期的最大值決定了Nwell，而VN在積分周期的最小值決定Ndark的最小值，因此VN的電壓擺幅直接影響了傳感器的動(dòng)態(tài)范圍。
在傳統的像素單元設計中，Vreset_p的幅值為電源電壓Vdd，因此VN的擺動(dòng)范圍為：
式(2)顯示Vreset_p的幅值限制了VN的電壓上界。如果提高Vreset_p的幅值，那么VN的電壓上界也會(huì )隨之上升，當Vreset_p≥Vdd+Vthn時(shí)，VN的值在充電后將達到最大值Vdd。因為需要將Vreset_p的幅值抬高超過(guò)電源電壓至少Vthn，因此，在這里使用一個(gè)電荷泵電路抬高Vreset_p的幅值，這樣就可以在充電周期使VN的電壓達到Vdd。當Vreset_p的幅值超過(guò)Vdd+Vthn時(shí)，M1進(jìn)入線(xiàn)性區，此時(shí)它的導通電阻為：
式中：Vg1為M1的柵極電壓，即Vreset_p的幅值，它與Ron成反比，當Vg1提高很大時(shí)，Ron將大大減小。在充電電路中，充電時(shí)間常數τ=RonCload，隨著(zhù)Ron變小，時(shí)間常數也隨之減小，因此當Vg1很大時(shí)，充電周期將大大縮短，從而提高了傳感器的幀率。從式(2)可看出VN的下界由M2的柵源電壓Vgs2和電流源的飽和電壓VIds(sat)決定，當偏置電流Ibias不變時(shí)，Vlds(sat)的變化很小，可以不予考慮。如果可以減小Vgs2，就可以降低VN的電壓下限。根據M2的柵源電壓等式：
可看出，增大M2的寬長(cháng)比(W／L)：可以降低Vgs2。由于布局中使用工藝中的最小長(cháng)度，MOS管的長(cháng)度L不變，因此增大M2的寬度W可以降低Vgs2。從式(4)中也可以看到減小源極跟隨器的偏置電流Ibiad同樣可以降低Vgs2。根據像素單元中布局的實(shí)際情況適當地增大M2的寬度，同時(shí)根據二次采樣電路中的負載情況適當地減小偏置電流，可以有效地降低Vgs2，從而降低VN的電壓下界。
2 電荷泵部分的考慮
為了產(chǎn)生一個(gè)高于電源電壓的高電平，采用一個(gè)基本的電荷泵電路抬高電壓，如圖2(a)所示。
這個(gè)電路使用了兩個(gè)非重疊的、反相的時(shí)鐘clk和clk～，幅值為電源電壓Vdd兩個(gè)NMOS器件M1和M2以交叉耦合的方式連接，交替導通，導通時(shí)分別拉動(dòng)相應節點(diǎn)N1或N2至輸入電壓Vin_c。時(shí)鐘脈沖交替加在電容C1和C2上，在NMOS截止的一邊，相應電容的電壓泵至Vdd+Vin_c，同時(shí)這一邊的PMOS導通，輸出這個(gè)電壓至Vout_c。在一些時(shí)鐘周期以后，節點(diǎn)N1和N2有反相的、幅值為Vdd+Vin_c的時(shí)鐘脈沖，兩個(gè)PMOS交替導通，使輸出Vout_c一直為Vdd+Vin-c本文中，Vin_c設為Vdd由于NMOS的閾值電壓的影響，Vout_c=2Vdd-Vthn。輸出波形如圖2(b)所示。電荷泵的輸出Vout_c在經(jīng)歷最初的大約1μs的時(shí)間以后達到穩定，穩定值約為5．8 V。圖中的小插圖是輸出電壓穩定以后的紋波電壓．它的擺幅約為30 mV。由于這個(gè)電壓在充電周期加在像素單元中的重置開(kāi)關(guān)的柵極上，導通重置開(kāi)關(guān)使充電節點(diǎn)電壓達到電源電壓，因此當充電節點(diǎn)電壓已經(jīng)達到電源電壓以后，柵極電壓上的紋波不再影響充電節點(diǎn)電壓，所以電荷泵輸出端的電容C3不必做得很大，以減小紋波電壓的擺幅。
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