高幀頻CCD數據采集處理系統的設計

3．1．2 A／D功能實(shí)現
多路模擬信號的同步采樣一般有兩種實(shí)現方法：一種為多個(gè)A／D轉換器同時(shí)進(jìn)行轉換；另一種為僅有一個(gè)A／D轉換器，各通道同時(shí)采樣，然后分時(shí)轉換。針對該系統，AD9942的像素時(shí)鐘可以達到40 MHz，且為雙通道同時(shí)轉換，故采用分時(shí)轉換即可實(shí)現系統要求，且可以節省成本。實(shí)際應用中將CCD的16通道分成上下兩個(gè)半幀，上半幀8個(gè)通道分時(shí)復用AD9942的A通道進(jìn)行A／D轉換，下半幀8個(gè)通道分時(shí)復用B通道進(jìn)行A／D轉換。
硬件電路實(shí)現時(shí)，需要將CCD輸出的每一路模擬信號通過(guò)采樣保持電路，對模擬輸入信號準確采樣，并將采樣結果保持一定時(shí)間，通過(guò)兩個(gè)8選1模擬開(kāi)關(guān)，分別送到A／D變換器的A通道和B通道。分時(shí)復用實(shí)現原理圖如圖3所示。

根據采樣保持電路的時(shí)鐘可以將該電路工作分為采樣和保持兩個(gè)階段。在采樣階段，采樣得到的電壓以電荷的形式存儲在采樣電容上，輸出端處于短路狀態(tài)，采樣階段即將結束的時(shí)候，輸入端處于開(kāi)路狀態(tài)，存儲電荷不再改變；在保持階段，輸入采樣信號通過(guò)保持電容轉移到輸出端，由FPGA控制模擬開(kāi)關(guān)分時(shí)選通每一路CCD信號，從而通過(guò)兩個(gè)階段的交替完成A／D變換全過(guò)程。
VCCD512H每一路的有效像元數為128×64。由于每行有8個(gè)過(guò)掃描像元(用于行箝位)，故設計中要保證使每行最少輸出72個(gè)像元，則上下半幀的像元數都為128×576個(gè)。由此可以確定AD9942的主時(shí)鐘CLI_X(CLI_A，CLI_B)即像素時(shí)鐘為40 MHz，行同步信號HD_X，幀同步信號VD_X，并由FPGA分頻產(chǎn)生其波形。它的時(shí)序圖如圖4所示。

3．1．3 高速A／D與FPGA接口實(shí)現
AD9942采樣率達到40 MHz，由FPGA提供像素時(shí)鐘、行同步、幀同步信號，但是這么高的時(shí)鐘在線(xiàn)路板中是一個(gè)潛在的威脅，它既容易干擾其他器件，又容易被其他器件干擾。AD9942的數字輸出屬于并行，2個(gè)40 MSPS、12位數據流，如此高速數據傳輸與存儲容易使數字系統中出現競爭冒險和亞穩態(tài)，因此首先在A(yíng)／D的數據輸出引腳和FPGA的輸入引腳之間串聯(lián)100 Ω的電阻，用來(lái)削弱高速數據線(xiàn)在0，1之間變換產(chǎn)生的毛刺和數據線(xiàn)之間的干擾。其次，在FPGA內部對A／D的數據線(xiàn)和鎖存時(shí)鐘的使用應嚴格按照器件手冊上的建立時(shí)間和保持時(shí)間來(lái)設計，否則容易產(chǎn)生亞穩態(tài)。
3．2 FPGA實(shí)現A／D控制、數據緩存
3．2．1 FPGA器件選擇
現場(chǎng)可編程門(mén)陣列FPGA(Field Programmable Gate Array)集采樣控制、處理、緩存、傳輸控制、通信于一個(gè)芯片內，編程配置靈活，開(kāi)發(fā)周期短，系統簡(jiǎn)單，具有高集成度、體積小、功耗低、高速、I／O端口多、在線(xiàn)系統編程等優(yōu)點(diǎn)，在只需要簡(jiǎn)單數據處理的情況下，FP-GA能夠提供比專(zhuān)用高速DSP更好的解決方案，并且特別適用于對時(shí)序有嚴格要求的高速多通道數據采集系統。特本設計在實(shí)際應用中以FPGA作為數據采集的控制核心，實(shí)現CCD多通道模擬信號的采集和處理。為實(shí)現系統控制與數據緩存一體化的設計，該系統采用的XQ2V3000是Xilinx公司推出的Virtex-Ⅱ系列的FPGA，它內部有豐富的資源，包括三百萬(wàn)個(gè)門(mén)，448 Kb的分布RAM，96個(gè)乘法器，96×18 Kb的Block RAM，12個(gè)數字時(shí)鐘管理器(DCM)，720個(gè)可配置I／O引腳，最高內部工作頻率達300 MHz。