基于流水線(xiàn)加法器的數字相關(guān)器設計

O 引言
數字相關(guān)器是擴頻通信體制下數字中頻接收機核心部件之一，在數字擴頻通信系統中應用廣泛，但由于受數字信號處理器件速度限制，無(wú)法應用于高速寬帶通信系統。其中一個(gè)重要原因是高位數的加法器進(jìn)位延遲過(guò)大，使得在一個(gè)采樣時(shí)鐘節拍內無(wú)法完成一次累加運算，而導致相關(guān)運算錯誤。隨著(zhù)FPGA技術(shù)的快速發(fā)展，器件速度的不斷提升，這一問(wèn)題一定程度得到改善，但仍然無(wú)法滿(mǎn)足高位數擴頻碼、高采樣速率和大動(dòng)態(tài)范圍的數字相關(guān)器的工程實(shí)現，因此必須采用優(yōu)化算法最大限度地減少加法器進(jìn)位操作，從而降低電路延遲對數字相關(guān)處理的影響，較為可行的方法是通過(guò)流水線(xiàn)加法器構建數字相關(guān)器。

1 數字相關(guān)器基本模型分析
數字相關(guān)器類(lèi)似于匹配濾波器，可以看作乘累加運算器，即輸入數據流同本地碼在采樣同步時(shí)鐘的驅動(dòng)下(在一個(gè)時(shí)鐘節拍內)逐級相乘并累加。以32階數字相關(guān)器為例，假定中頻信號采樣速率是擴頻碼速率的4倍，輸入采樣數據流為補碼(如果輸入碼流是2進(jìn)制碼應通過(guò)邏輯電路轉換成補碼)，可建立如圖1所示電路模型(全加器型)。

圖1所構建的數字相關(guān)器其特點(diǎn)是模型較為簡(jiǎn)單，在進(jìn)行FPGA邏輯電路設計時(shí)也較容易實(shí)現，同時(shí)在輸入信號動(dòng)態(tài)范圍較小(采樣數據流數據帶寬較小)的情況下器對硬件資源的消耗也較少(不考慮乘法器消耗的資源)。但是當輸入信號動(dòng)態(tài)范圍較大時(shí)，如采樣數據流數據帶寬超過(guò)8 b，中頻信號采樣速率超過(guò)40 MHz時(shí)此模型的缺陷就會(huì )暴露出來(lái)，其核心問(wèn)題是∑求和加法電路要在一個(gè)時(shí)鐘節拍內必須完成32個(gè)8 b補碼數據的加法運算，而FPGA內部門(mén)到門(mén)的延遲會(huì )使每一位加法電路在進(jìn)行運算時(shí)產(chǎn)生一定時(shí)間的暫態(tài)。當這種暫態(tài)逐級累加時(shí)就會(huì )造成一個(gè)時(shí)鈍單位內無(wú)法產(chǎn)生穩定、有效的輸出結果，同時(shí)如果輸入的數據流產(chǎn)生較多的進(jìn)位，則會(huì )使相關(guān)結果出錯。
由上述可知，圖1所描述的相關(guān)器電路模型應用在實(shí)際的通信系統中會(huì )存在隱患，尤其是作為時(shí)隙信號同步頭字符相關(guān)處理時(shí)，有可能造成時(shí)隙同步的誤觸發(fā)。若作為位同步字符時(shí)會(huì )造成整時(shí)隙的接收數據較高誤碼。