基于DAC5687的高速多通道信號模擬器設計
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左邊部分， 即驅動(dòng)部分， 由驅動(dòng)門(mén)電路、傳輸線(xiàn)和端接電阻組成。對于印制板走線(xiàn)， 當連線(xiàn)長(cháng)度小于上升沿有效長(cháng)度的1 /6時(shí)， 該電路表現為集總系統特征。以FR4板材為例， 由( 2)可計算得到表層走線(xiàn)的上升沿有效長(cháng)度約為14. 286in。所以， 只要表層走線(xiàn)長(cháng)度小于2. 38 in 即可采用集總系統模型進(jìn)行電路布線(xiàn)。但當印制電路板走線(xiàn)的長(cháng)度大于上升沿的長(cháng)度的1 /6時(shí)， 集總系統模型失效， 應采用分布系統模型討論。根據傳輸線(xiàn)理論， 傳輸線(xiàn)模型的完全響應為：
其中，H x (w )是傳輸線(xiàn)(即單端高速數據線(xiàn))的傳播因數， 當信號頻率小于1GH z時(shí)， 忽略傳輸線(xiàn)電導的影響：
其中X 是傳輸線(xiàn)長(cháng)度( in)， R 是傳輸線(xiàn)的串連電阻( Ω / in)， L 是傳輸線(xiàn)的串連電感(H / in)， C 是傳輸線(xiàn)的并聯(lián)電容( F / in)。
A (w )是輸入接收函數， 由源端阻抗(即驅動(dòng)門(mén)電路的內阻)Zs (w )和傳輸線(xiàn)阻抗Z0 (w )共同決定：
R2 (w )是末端反射函數， R1 (w )是源端反射函數， 分別由( 6) ， ( 7)表示：
其中ZL (w ) = R1 jwC 根據電路實(shí)際參數， 使用Ma thCAD進(jìn)行脈沖上升時(shí)間的仿真， 其中源端阻抗(即驅動(dòng)門(mén)電路的內阻) Zs = 30Ω ， Z0 = 50Ω??， C =5pF， 印制板傳輸線(xiàn)長(cháng)度X = 4in， 傳輸線(xiàn)并聯(lián)電容約為CT = X·C = 12pF， 傳輸線(xiàn)串聯(lián)電感約為L(cháng)T =X·L = 32nH， RT =X·R≈0. 02Ω結果如圖4所示。
圖4
圖4中實(shí)線(xiàn)表示驅動(dòng)門(mén)電路的輸出脈沖上升沿波形， 虛線(xiàn)表示DAC5687末端接收波形。由于末端電容負載C 的影響， 振鈴明顯減少， 上升時(shí)間增加，末端上升時(shí)間仿真結果約為1. 3ns， 實(shí)測結果約為1. 5ns， 兩者基本相符。
由以上分析可得到結論， 單端高速數據總線(xiàn)的走線(xiàn)應盡可能的短， 并在終端端接匹配負載電阻， 以達到傳輸線(xiàn)匹配、提高數據傳輸速率的目的。
5 FPGA 設計
依托通用底板， 針對DAC5687 功能背板進(jìn)行FPGA 設計。其主要功能一是使FPGA 通過(guò)DAC5687 的串行編程接口( SPI) 對DAC5687 的內部寄存器進(jìn)行設置; 二是實(shí)現內部DDS 數據源與DAC5687的嚴格同步。采用VHDL或V erilog 語(yǔ)言編寫(xiě)程序， 可以簡(jiǎn)便實(shí)現上述功能。DDS 與DAC5687的接口原理如圖5所示。
FPGA與DAC5687的數據及時(shí)鐘接口框圖
圖5 FPGA與DAC5687的數據及時(shí)鐘接口框圖。
如圖所示， 時(shí)鐘管理模塊將分別給FPGA 和DAC5687提供差分工作時(shí)鐘。DAC5687利用內部鎖相環(huán)PLL產(chǎn)生數據同步時(shí)鐘， 經(jīng)由NB4N855S變換成LVDS差分時(shí)鐘信號傳入FPGA 內部DDS數據源， 作為數據源工作時(shí)鐘， 以保證信號樣點(diǎn)數據和DAC轉換工作時(shí)鐘同步。DDS數據源將產(chǎn)生的A、B兩路信號樣點(diǎn)數據通過(guò)印制板上的單端高速數據總線(xiàn)傳輸到DAC5687， 最終完成數模轉換。
6 結束語(yǔ)
討論了在CPC I通用底板上設計DAC5687數模轉換背板的設計方法， 解決了單端高速數據傳輸線(xiàn)的布線(xiàn)和終端匹配問(wèn)題， 為高速多通道信號模擬器提供了一種解決方案。本文引用地址：http://dyxdggzs.com/article/187651.htm
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