一種基于DDS和Qt的“所見(jiàn)即所得”波形發(fā)生器
0 引言
隨著(zhù)電路設計的多樣化,電路測試也對信號源提出了更高的要求。傳統的信號源只能產(chǎn)生幾種固定的波形,靈活度較差。任意信號發(fā)生器(AWG)很好地滿(mǎn)足了這個(gè)要求,它不僅可以輸出標準信號,而且可以方便地產(chǎn)生任意波形,在測控、通信,醫療等領(lǐng)域有著(zhù)廣泛的應用。任意信號發(fā)生器通常采用直接數字頻率合成(direct digital frequency synthesizer,DDS)技術(shù)實(shí)現。DDS技術(shù)是J.Tiemev在1971年首次提出的一種以全數字技術(shù),它從相位概念出發(fā)直接合成所需波形的一種新的合成原理。Qt是一個(gè)跨平臺的C++圖形用戶(hù)界面應用程序框架。它提供給應用程序開(kāi)發(fā)者建立圖形用戶(hù)界面所需的所用功能。Qt是完全面向對象的,模塊化程度非常高,很容易擴展,并且允許真正地組件編程。 Qt具有優(yōu)良的跨平臺特性,支持多種系統和平臺,包括Windows系統,所有的UNIX系統以及嵌入式系統等。Qt遵循GPL(general public lice-nse)協(xié)議,開(kāi)放主要的源代碼,用戶(hù)可以在GPL的規定下自由添加新特性。
1 DDS模塊的設計
1.1 DDS在FPGA中的實(shí)現
DDS由相位累加器,波形存儲器,D/A轉換器,低通濾波器等部分組成。該系統的DDS模塊根據需要做了適當的修改。其結構框圖如圖1所示。
(1)增加了通信接口電路和DD8控制模塊用于接收用戶(hù)數據和控制DDS的運行狀態(tài)。
(2)基準時(shí)鐘采用5 MHz,經(jīng)過(guò)可控分頻器分頻后作為DDS的時(shí)鐘信號,周期分辨率最高可達200 ns(即分頻為1)。
(3)相位累加器的頻率控制字固定為1,相位控制字固定為0。
(4)波形存儲器采用RAM,可以寫(xiě)入用戶(hù)自定義的波形數據以產(chǎn)生任意波形,其地址寬度設置為11 b,這樣存儲深度可達2K點(diǎn)。
(5)電平偏移電路用于消除D/A輸出信號中疊加的無(wú)效直流分量,對于有效的直流分量會(huì )保留。
1.2 通信接口及控制寄存器的設計
DDS控制寄存器控制整個(gè)DDS模塊的運行參數和狀態(tài),并通過(guò)通信接口接收來(lái)自ARM的數據。根據需要共設置了8個(gè)寄存器,地址從O~7。其功能和分配如表1所示。
表1其中:
(1)0~3 B存儲分頻參數,占用32位,因此分頻范圍為1~232。
(2)4~5 B存儲相位累加器的參數,用于控制波形點(diǎn)數和觸發(fā)模式,其各位的含義如表2所示。
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