一種基于PCI總線(xiàn)的反射內存卡設計

　　FIFO 控制器內部各模塊功能如下:

　　(1) 數據解析對從網(wǎng)絡(luò )中接收的數據進(jìn)行判斷，如果是中斷事件將中斷數據寫(xiě)到中斷FIFO 中，如果是需要共享的數據則一部分送到SDRAM 控制器，一部分送仲裁機構;(2) 數據封裝對本節點(diǎn)發(fā)送的數據重新打包，加入數據類(lèi)型、數據包長(cháng)度、發(fā)送節點(diǎn)ID、目標節點(diǎn)ID 及校驗等相關(guān)信息，以便于其他節點(diǎn)對數據進(jìn)行解析;(3) 仲裁機構對來(lái)自接收FIFO 的數據和本節點(diǎn)發(fā)送到數據進(jìn)行仲裁， 當他們同時(shí)到達時(shí)來(lái)自接收FIFO的數據優(yōu)先;(4) 讀信號產(chǎn)生器在接收到半滿(mǎn)中斷時(shí)產(chǎn)生讀信號，從接收FIFO 中讀出相應的數據，避免FIFO 充滿(mǎn)或溢出;(5) 寫(xiě)信號產(chǎn)生器在仲裁機構向下發(fā)送數據時(shí)給發(fā)送FIFO一個(gè)寫(xiě)信號。FIFO控制器仿真時(shí)序如圖4所示。

圖4 FIFIO 控制器仿真時(shí)序

　　2.3 編解碼控制器

　　編解碼控制器由信號產(chǎn)生器、數據校驗、8B/10B編碼、8B/10B 解碼組成。編解碼控制器結構如圖5 所示。在這部分主要是進(jìn)行數據8B/10B 編解碼，以與編解碼芯片數據格式匹配同時(shí)給編解碼芯片的正常工作提供控制信號，數據編解碼控制器仿真時(shí)序如圖6 所示。

圖5 編解碼控制器結構圖

　圖6 數據編解碼仿真時(shí)序