選擇和使用高精度數模轉換器

很多應用 (包括精密儀器、工業(yè)自動(dòng)化、醫療設備和自動(dòng)測試設備) 都需要高準確度數模轉換。在 16 位分辨率時(shí)要求準確度好于約 ±15ppm 或 ±1LSB 的電路中，設計師傳統上一直被迫使用大量校準，以在所有情況下保持準確度。新型高精度 DAC 使得能夠采用一個(gè)單片式 DAC 來(lái)實(shí)現 ±4ppm 準確度或 ±1LSB (在 18 位分辨率條件下)，而無(wú)需校準。在本文中我們將對高精度數模轉換器的選擇和使用過(guò)程中所涉及的問(wèn)題進(jìn)行研究。

　　DAC 的架構對于 DAC 的技術(shù)規格及其對電路板設計師的要求均有影響。為了實(shí)現最佳性能，需要謹慎地考慮 DAC 上的電源、基準和輸出放大器所產(chǎn)生的影響。

　　過(guò)采樣或增量累加 DAC

　　過(guò)采樣或 ΔΣ ADC 采用一個(gè)低分辨率 DAC (通常僅 1 位)，在其前后分別布設一個(gè)噪聲整形數字調制器和一個(gè)模擬低通濾波器。最準確的商用增量累加 DAC 實(shí)現 ±15ppm 的準確度，但是需要 15ms 才能穩定，并要承受相對較高的 1μV/√Hz 噪聲密度。其它可購得的過(guò)采樣 DAC 在 80us 內穩定，但是 INL 較差，大約為 240 ppm。

　　合成 DAC

　　通過(guò)結合兩個(gè)較低分辨率的單片 DAC，有可能構成一個(gè)高分辨率的合成 DAC。請注意，粗略 DAC 的分辨率和精細 DAC 的范圍需要重疊，以確保所有想要的輸出電壓都可實(shí)現。粗略 DAC 的準確度和漂移一般將限制合成 DAC 的最終準確度，因此要提高準確度，就需要對合成 DAC 轉移函數的特性和軟件進(jìn)行校正。也可能需要頻率校準，以校正隨溫度、時(shí)間、濕度和機械壓力產(chǎn)生的變化導致的漂移。

　　電阻串 DAC

　　電阻串 DAC 采用具有 2N 個(gè)分接點(diǎn)的一系列電阻分壓器，以實(shí)現 N 位分辨率。采用電阻串架構的單片 16 位 DAC 一般含有一個(gè)較低分辨率的電阻串 DAC 和一個(gè)范圍較小的 DAC，范圍較小的 DAC 用于插入串器件之間，以實(shí)現 16 位分辨率。這種串+內插器方法的一個(gè)優(yōu)點(diǎn)是，DAC 輸出具有固有的單調性，無(wú)需微調或校準。

　　這類(lèi) DAC 的基準輸入阻抗一般很高 (50KΩ～ 300kΩ)，而且不受輸入代碼的影響，從而有可能使用一個(gè)非緩沖型基準。因為電阻串的輸出阻抗隨輸入代碼變化，所以大多數電阻串 DAC 含有集成的輸出緩沖器放大器，以驅動(dòng)電阻性負載。

　　盡管電阻串 DAC 的 DNL 本身非常好，但是 INL 由串聯(lián)電阻器件的匹配決定，而且可能由于含有大量的獨立器件而難以控制。直到最近，這類(lèi) DAC 的準確度一直限制在約 ±180ppm。最近的進(jìn)步已經(jīng)使得準確度提高到了 ±60ppm。例如，LTC2656 在 4mm x 5mm 封裝中集成了 8 個(gè) DAC 通道，在 16 位分辨率時(shí)具有 ±4LSB 的最大 INL。

　　阻性梯形或 R-2R 型 DAC

　　阻性梯形或 R-2R DAC 采用一種類(lèi)似于圖 2 所示的三端子結構，電阻器在 A 端和 B 端之間切換。請注意，A 端和 B 端上的阻抗與代碼的相關(guān)性很高，而 C 端則具有一個(gè)固定阻抗。電阻器與開(kāi)關(guān)的匹配情況將會(huì )影響這種結構的單調性和準確度。此類(lèi) DAC 一般經(jīng)過(guò)修整或在出廠(chǎng)時(shí)經(jīng)過(guò)校準，而且，具 ±1LSB INL 和 DNL 的單調 16 位阻性梯形電路 DAC 上市已有很長(cháng)時(shí)間了。

　　電壓輸出 R-2R DAC

　　一種常見(jiàn)類(lèi)型的 R-2R DAC 將C 端用作 DAC 輸出電壓，而 A 端連接到基準，B 端連接到地。輸出阻抗相對于輸入代碼是恒定的，從而有可能以非緩沖方式驅動(dòng)電阻負載。例如，LTC2641 16 位 DAC 能以非緩沖方式驅動(dòng) 60kΩ 負載，同時(shí)保持 ±1LSB 的 INL 和 DNL，并消耗不到 200μA 的電源電流。

　　這種方法的一個(gè)缺點(diǎn)是，基準阻抗隨著(zhù)輸入代碼大幅變化。由于 R-2R 梯形電路的本質(zhì)，甚至 DAC 輸出電壓中很小的變化也可能在基準電流中引起 1mA 或更大的階躍變化。為此，必須由一個(gè)高性能放大器來(lái)對基準進(jìn)行緩沖，并采用一種非常精細和針對性的檢測電路布局，以限制穩定、干擾脈沖和線(xiàn)性度性能的最終劣化。

　　當一個(gè)輸出緩沖器放大器和一個(gè)電壓輸出 R-2R DAC 一起使用時(shí)，該放大器的開(kāi)環(huán)增益和大信號共模抑制必須足夠高，以保持輸出的線(xiàn)性度 (在 18 位時(shí) >110dB)。輸出緩沖器的失調和輸入偏置電流將主要以 DAC 輸出偏移的形式出現，但是這些參數在輸入共模范圍內的任何變化都將以附加的 INL 誤差形式出現。

　　請注意，在正和負基準開(kāi)關(guān)之間有必要保持匹配的阻抗，以保持 DAC 線(xiàn)性度。因為 CMOS 開(kāi)關(guān)阻抗是電壓和溫度的函數，因此這給 DAC 的準確度帶來(lái)了挑戰，尤其是在低電源電壓時(shí)?？刹捎眠@種架構的 18 位 DAC 的 PSRR 被限制在約 64dB。結果，隨著(zhù)時(shí)間、溫度、電壓和負載狀況的變化，電源必須在約 0.5% 的范圍內保持恒定，以保持 18 位性能。在工作溫度范圍內，這類(lèi) DAC 的 INL 可以預期以 ±0.5LSB 或更大的幅度漂移。

　　迄今為止，當采用一個(gè)5V電源時(shí)，運用該架構和一個(gè)集成輸出放大器的18位DAC的性能一直被限制為±2LSB INL(在18位)。采用3V電源時(shí)，其性能將進(jìn)一步限制為±3LSB INL(在18位)，且單調性下降至 17位。